Virtex5

Xilinx ISE Map过程时间过长的解决

最近在Kintex7上开发新的项目，骤然发现曾经在Virtex5和Spartan6上移植过来的成熟算法，综合布线时出现Map时间非常漫长的现象。
小坏坏_·2023-03-30 22:57

基于SPI FLASH的FPGA多重配置

以Virtex5系列开发板和配置存储器SPIFLASH为基础，从硬件电路和软件设计两个方面对多重配置进行分析，给出了多重配置实现的具体步骤，对实现复杂硬件设计工程有一定的参考价值。现代硬件设计规
neufeifatonju·2020-08-16 00:28

【科研论文】基于FPGA和W5100的以太网通信系统设计

摘要：给出了一种基于以太网和单向光纤的数据通信实现方法.结合特定需求,利用W5100和Xilinx公司的Virtex5系列FPGA(现场可编程门阵列)实现了PC机到远端PC机的光纤以太网数据通信.说明了以太网接口和光模块接口的具体设计方法和实现过程
WIZnet·2020-08-15 10:35

Xilinx FPGA内部资源之时钟篇1

以下时钟介绍以Virtex5系列芯片作为参考芯片从时钟的角度可以将XilinxFPGA划分为若干个时钟域（ClockRegion），不同的FPGA芯片具有不同数量的时钟域，XC5VLX30有8个时钟域，
wbh_water·2020-07-04 12:40

Xilinx Virtex5与PowerPC的EDK笔记

因为项目需要要在Virtex5上使用PowerPC，步奏有点繁琐经过两天的学习记录一下步奏。创建EDK工程，并把用户的PowerPC代码下载到板子上调试。
v0cbc·2019-10-31 00:06

ISE13.3的Virtex5和Virtex6的在综合时一些不同

 选用Virtex5器件（XC5VLX330T），编写的语言有的在综合时不支持：（1）在综合时不支持mod操作如if(cavlc_mbr_cnt%mb_width==0)begin错误提示：CannotsimplifyoperatorMOD
lihaichuan·2012-09-22 11:51
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