cadence

专注于业务编排的工作流引擎Temporal框架技术Java实践（SpringBoot）

Temporal是一项成熟的技术，是Uber的Cadence的一个分
邪恶八进制·2023-12-22 22:30

【INTEL（ALTERA）】 quartus使用 F-tile IP 的 Cadence Xcelium* 和 Synopsys VCS* 模拟器上看到详细阐述错误英特尔® FPGA

说明由于英特尔®Quartus®PrimeProEdition软件23.3和23.2版本的更改，在使用CadenceXcelium*和SynopsysVCS*模拟器详细阐述时，您可能会看到以下错误：SynopsysVCS
神仙约架·2023-12-21 08:45

Cadence Allegro PCB从17.x降版本为16.x方法

一、工具简介CadenceAllegro版本升级到17之后，由于采用了新的数据存储格式，这就造成了Allegro17.x设计的文件不能向下兼容。
weixin_43244476·2023-12-18 19:45

【INTEL（ALTERA）】 quartus使用 F-Tile IP 时显示xmelab： *E，CUVIMG怎么办

说明由于英特尔®Quartus®Prime专业版软件23.4版存在一个问题，IntelAgilex®7F-TileIP在使用CadenceXcelium*模拟器时可能会显示细化时间错误，类似于以下错误：
神仙约架·2023-12-16 12:34

orcad（Cadence）常用库olb介绍

基础库：CAPSYM.OLBcapsym共35个零件，存放电源，地，输入输出口，标题栏等。DISCRETE.OLB共872个零件，存放分立式元件，如电阻，电容，电感，开关，变压器等常用零件。CONNECTOR.OLB共816个零件，存放连接器，如4HEADER，CONAT62，RCAJACK等。TRANSISTOR.OLBtransistor共210个零件，存放晶体管（含FET，UJT，PUT等）
小董技术派·2023-12-16 10:54

orcad（Cadence）详细介绍

cadence17.2是一款专业的电子设计自动化软件，主要是针对高端电路设计使用的工具，同时也拥有属于自己的仿真工具，它的高速板设计在行业中都被视
小董技术派·2023-12-16 10:23

【Cadence Allegro17.4】

CadenceAllegro17.41.CadenceAllegro17.42.pcb工程文件的介绍3.4.5.6.1.CadenceAllegro17.4常用的工具2.pcb工程文件的介绍新建工程：飞行器要创建的文件夹
光芒Shine·2023-12-05 00:51

移植 simpleFoc笔记（一）

看了些资料，感觉odrive是不错的选择，于是阅读了些3.5版本的硬件设计,也着手学习cadence
brotherwyz·2023-12-03 07:15

cadence virtuoso simulation文件夹删除

ADEXL仿真结果错误，与预期结果差别太大，与ADEL仿真结果也差别很大。可能是由于仿真数据过多，卡爆了。在virtuoso启动路径下，simulation文件夹是仿真过程文件，可以将此文件夹清空。清空后ADEXL仿真结果正常了。
虫谷ALL·2023-12-02 07:19

使用hyperlnx软件仿真 Error: Error counting nets .HYP file is corrupt or empty报错解决方法

在网上找了一圈没看到解决方法,后来自己改用cst仿真软件,出现新的问题,后来给cadence加入了环境变量,就迎刃而解了.具体的方法如下:打开高级系统设置,并配置环境变量,在系统环境变量path里面添加
aaa6668aaa·2023-12-02 07:17

电子类专业技术个人学习路线总结（大一到大三）

文章目录说明一、硬件和pcb部分1.AltiumDesigner2.嘉立创EDA3.CadenceAllegro4.电路设计二、单片机和FPGA部分1.arduino系列单片机2.51系列单片机3.stm32
Expert电子实验室·2023-11-29 00:48

Cadence Orcad原理图导出pdf文件

1.安装虚拟打印机，通过打印实现pdf文件输出（略）。2.设置输出格式：1）点击file->print->printsetup2）设置尺寸与输出方向：3）点击确定->OK。开始转化并设置保存路径与文件名。3.打印出现页码错乱问题：修改页码顺序（orcad会因为原理图创建修改时间发生顺序错乱）1）点击edit->browse->titleblocks2）按住shift选中需要编辑顺序的页面：3）点击
Filthyfrank·2023-11-27 18:38

cadence使用——北京理工大学集成电路设计实践二

实验一：比较器电路的设计与仿真一、实验目的（1）熟悉cadence软件环境；（2）了解模拟集成电路设计的基本流程和方法；（3）理解比较器的基本工作原理及设计方法；（4）设计比较器电路并满足最小分辨率的要求二
做题想AC·2023-11-26 15:51

Altium Designer 超详细学习教程——前言

当前市场主流PCB设计软件主要分为以下4个流派（1）Cadence,allegroCadence在电子设计领域号称宇宙第一大EDA，包含高速仿真
541板哥·2023-11-22 10:27

超级好用的芯片封装网站IC Search

下载封装3.导入原理图封装4.导入PCB封装库前言ICSearch是非常好用的芯片封装库下载网站，可以下载芯片原理图、PCB图封装库及技术文档，支持绝大部分EDA软件，如AltiumDesigner、Cadence
WIRELESS_ROOM·2023-11-21 23:31

【Cadence生成网表失败排查思路】

Cadence绘制好原理图后，需生成网表给PCB工程师Layout。但在这个过程中也会遇到各种问题，如何排除这些问题就显得很有意思。
光为电子·2023-11-21 22:41

从Cadence发展史中，看EDA的一段江湖故事

说到ICDesign就离不开EDATOOLS。IC设计中EDA工具的日臻完善已经使工程师完全摆脱了原先手工操作的蒙昧期。IC设计向来就是EDA工具和人脑的结合。随着IC不断向高集成度、高速度、低功耗、高性能发展，没有高可靠性的计算机辅助设计手段，完成设计是不可能的。IC设计的EDA工具真正起步于80年代，1983年诞生了第一台工作站平台apollo；20年的发展，从硬件描述语言（或是图形输入工具）
EDA365电子论坛·2023-11-21 22:10

cadence virtuoso PEX 寄生参数提取及后仿真

文件，在这个工艺库中这个规则文件是在LVS文件夹中加载H-Cells文件和X-Cells文件调出PEXoptions窗口在Groundnodename输入原理图中的地线名称（如果这里无法输入，请参考：Cadencevirtuosodrclvspex
虫谷ALL·2023-11-21 22:39

后仿真 不收敛

ERROR(SPECTRE-16080):NoDCsolutionfound(noconvergence).Lastacceptablesolutioncomputedat0.解决办法：Cadencevirtuosoerror
虫谷ALL·2023-11-21 22:39

cadence从原理图到版图layout绘制，再到DRC、LVS、PEX、RVE以及后仿真完整流程操作

cadence从原理图到版图layout绘制，再到DRC和LVS验证过程以反相器为例一、原理图绘制（这里先略过）其中，p18和n18使用的库是smic18mmrf，注意绘制完电路图后将VIN、VOUT、
学习资源库20190308·2023-11-21 22:08

Cadence error message and solution

1."ERROR:SpecifiedprimarycellXXXisnotlocatedwithintheinputlayoutdatabase."Solution:Changeinstancenamesfromhyphens("-")tounderscore("_").
callkodakwolf·2023-11-21 22:37

Cadence 问题记录

文章目录Cadencevirtuoso6172021SARADC2023CTSDM2023单转差OPAMP（TSMC185V）TIPSCadencevirtuoso6172021SARADC1.virtuoso
cchhhhhhhh？·2023-11-21 22:37

cadence layout lvs时出现error

Error：Schematicexportfailedorwascancelled.Pleaseconsultthetranscriptintheviewerwindow.解决办法同下：cadencelayoutlvs
虫谷ALL·2023-11-21 22:36

cadence allegro - 焊盘命名规则 -unfinished -unfinished-unfinished

贴片焊盘长方形焊盘smdMM_NNrec（MM=width，NN=height）圆形smdMMcir（MM=焊盘直径）长圆形smdMM_NNob（MM=width，NN=height）通孔焊盘圆形padMMcirNNd（MM=焊盘外径，NN=孔径）正方形padMMsqNNd（MM=焊盘高宽，NN=孔径）长条孔padMM_NNobAA_BBd（MM=外椭圆，AA=内椭圆宽，BB=内椭圆高）Flash
天 _ 还没亮·2023-11-21 07:35

Cadence virtuoso drc lvs pex 无法输入

问题描述：在PEX中的PEXoptions中Groundnodename无法输入内容。在saverunset的时候也出现无法输入名称的情况解决办法：copy一个.bashrc文件到自己的工作目录下打开.bashrc文件在.bashrc中加一行代码：unsetXMODIFIERS在终端source.bashrc文件，重新启动virtuoso。
虫谷ALL·2023-11-20 16:30

电子系统工程笔记

1、PCB(printedcircuitboard)2、DaVinci是DSP3、Package封装4、Cadence和Mentor在硬件设计软件方面两家独大，OrCAD后来被Cadence收购。
qq_41780800·2023-11-20 13:08

Layout工程师们--Allegro X AI实现pcb自动布局布线

Cadence推出AllegroXAI，旨在加速PCB设计流程，可将周转时间缩短10倍以上楷登电子（美国Cadence公司，NASDAQ：CDNS）今日宣布推出Cadence®Allegro®XAItechnology
ZhangZandZhang·2023-11-17 07:04

allegro差分信号走线_Cadence差分线走线规则

Cadence差分线走线规则1.文档背景a)差分信号(DifferentialSignal)在高速电路设计中的应用越来越广泛，差分线大多为电路中最关键的信号，差分线布线的好坏直接影响到PCB板子信号质量
weixin_39607937·2023-11-17 06:06

Cadence（十）走线技巧与注意事项

目录1.禁止电源线与地线2.你可以框选多个网络一起走线：3.打孔注意事项4.显示你禁止过的电源与GND网络5.电源区域铺铜6.我们还可以利用shape-EditBoundary来修整铜皮边界。7.铺地8.最后，我们利用shape-delleteisland删除孤岛铜1.禁止电源线与地线在我们刚开始走线的时候，你会发现飞线很多，主要是GND与电源网络飞线较多，因此，除了前面讲过的隐藏走线之外还有禁止
电赛小板凳·2023-11-17 06:33

Cadence Allegro如何批量快速剪断走线

问题描述：CadenceAllegro如何批量快速断走线。
廖光铖·2023-11-17 06:27

cadence virtuoso layout 无法跑DRC

问题：无法跑DRCcouldnotestablishconnectionwithCalibreInteractiveonsocketlocalhost7000.尝试：点击一下红框右边的connect。（此法不一定有用，死马当活马医）
虫谷ALL·2023-11-16 01:19

cadence virtuoso layout drc error

问题：TheBORDERlayermustencloseallchiplayoutpatterns,whichallchiplayoutpatternsincludesealringifsealringhasbeenaddedbydesigners.ThisrulecheckingincludesthelayersofDNW,AA,NW,NC,PC,MVN,MVP,DG,GT,SN,SP,SAB,
虫谷ALL·2023-11-16 01:17

cadence 工艺库各文件夹所包含的内容

CSMC05MS目录中为定制设计用库文件：docs目录中为工艺描述和设计规则文件，以及PDK包的说明文件，版图设计过程中我们可以参考designrule文件中的设计规则libs目录中为PDK包，也就是模拟单元库，包括mos器件的pcell和工艺库等models目录中为器件模型文件，s05mixddst02v12.scs为我们设计中使用的spectre仿真器用模型参数文件ruledeck中为版图检查
weixin_30532987·2023-11-15 20:58

Allegro指定文件夹输出光绘文件

Allegro指定文件夹输出光绘文件allegro让光绘文件gerber生成到一个指定的文件夹里AllegroCadencePCB版图如何检查发新所有的错误,简洁有效的详细方法(干货)Allegro铺铜设置
宁静致远2021·2023-11-14 14:39

Cadence virtuoso画电路原理图显示全为黄色的解决办法

本人小白，刚开始学习cadencevirtuoso，遇到的现象如图，原器件和连线都是黄色，但是仿真功能都正常，只是看着不舒服。
zui_ying·2023-11-14 02:39

Cadence Virtuoso 入门操作（一）

CadenceVirtuoso617小白入门操作指北  本文是CadenceVirtuoso6.1.7软件的入门使用教程，适合Cadence软件的初学者，初学者可以跟随本教程初步熟悉原理图创建、仿真、以及版图绘制等过程
weixin_45950169·2023-11-14 02:38

更改cadence617 schematic和visualization&Analysis界面背景颜色

echo"Opus.editorBackground:black"|xrdb-merge黑色转换成白色背景：在终端命令窗口，输入echo"Opus.editorBackground:white"|xrdb-merge命令输入以后重启cadenceVisualization
weixin_46057210·2023-11-14 02:38

cadence virtuoso layout drc error

For0.11umdesign,2.5/3.3Vtransistorchannel(overlapofPolyandAA)enclosurebyDG.(Designercanwaivethisrulefor0.13umdesign).>=0.30对于0.11微米的设计，2.5/3.3V晶体管通道（Poly和AA的重叠部分）由DG封装（对于0.13微米的设计，设计人员可以放弃这一规则）。双击报错的时
虫谷ALL·2023-11-14 02:07

cadence virtuoso layout 创建保护环 GuardRing

本文使用的是smic130nm工艺库参考文章：基于IC617创建保护环GuardRing（一）_版图保护环的意义-CSDN博客SPGuardRing按O，M1_SUBcolumns=5画出版图量出各图层之间的间距，比如：CT-CT0.18CT-AA0.06AA-SP0.03SP宽度0.34AA宽度0.28开始创建GuardRing起个名字，width就是上面量的AA层的宽度点击上图中的subpar
虫谷ALL·2023-11-14 02:07

cadence Virtuoso ADE原理图AnalogLib库中的switch使用

Symbol:switchA,B:等效于一个电阻;C,D:等效于控制开关(CD间的控制电压控制AB的断开或闭合);openswitchresistance:开关断开状态下的等效电阻(AB之间);closeswitchresistance:开关闭合状态下的等效电阻(AB之间);openvoltage:断开开关所需的电压值(CD间电压低于该值，则AB间处于断开状态);closedvoltage:闭合开
稳定性与频率补偿·2023-11-14 02:37

Cadence virtuoso 修改symbal光标

问题：在一个原理图调入器件的时候鼠标光标和symbal中心距离较远解决办法：Edit-Origin-点击symbal中心即可
虫谷ALL·2023-11-14 02:37

Cadence设计原理图常用导出方案

电路工作到了后期需要汇报或者写文章需要设计原图，这里整理一下Cadence设计原理图常用导出方案。前期工具用的好，后期处理没烦恼，Cadence自带工具其实很强大，只是你没尝试用。
zrf1006092553·2023-11-14 02:36

Cadence学习2：修改颜色

基本操作：（1）颜色相关：更改Cadencevirtuoso仿真结果背景白色底色及线条（修改cdsinit文件）更改Cadenceschematic和visualization&Analysis界面背景颜色
小生就看看·2023-11-14 02:05

Cadence Virtuoso 原理图仿真报错问题解决

主要问题：在启动ADEL仿真时出现与模型相关的报错。仿真平台：VMware17虚拟机Centos7软件版本：CadanceVirtuosoIC618工艺库：tsmc18（0.18um）在设置好仿真参数之后，点击绿色按钮开始仿真，结果报错Theinstance`M5'isreferencinganundefinedmodelorsubcircuit,`nch'.Eitherincludethefil
Frashcoolder·2023-11-14 02:32

cadence virtuoso 修改电路原理图背景颜色

参考文章：更改cadence617schematic和visualization&Analysis界面背景颜色_cadence背景怎么调成白色-CSDN博客原理图背景设置成黑色terminal终端，输入
虫谷ALL·2023-11-14 02:00

数字IC必学之《Skill入门教程》

skill是CadenceAnalogDesignEnvironment使用的一门高级交互编程语言，基于Lisp语言开发，拥有Lisp语言的很多优秀特性，同时支持类C语言语法，初学者也可以很容易学习。
移知·2023-11-13 16:28

数字IC后端物理实现流程1-环境建立

实现工具主流工具：CadenceInnovus/SynopsysICC&ICC2TYPICALFLOW自动布局布线流程主要分为：读入设计、布局、标准单元布局优化、时钟树综合、时钟树综合后优化、布局布线、
ShowKiller123·2023-11-10 06:45

Lib文件和netlist的关系，DDC文件和netlist的区别

Lib文件是进行IC设计的基础，设计师通常会使用不同的EDA工具（如Cadence、Synopsys等）来创
bendandawugui·2023-11-10 06:40

高速信号PCB布局怎么布？(电子硬件)

一般如果符合以下几点，那它就可以被认为是高速信号（cadence公司做的定
山羊硬件Time·2023-11-09 23:43

cadence virtuoso layout lvs warning

WARNING:StampingconflictinSCONNECT-Multiplesourcenetsstamponetargetnet.UseLVSREPORTOPTIONSorLVSSOFTCHKstatementtoobtaindetailedinformation.原因：两个衬底对应的VSS没连接到一起
虫谷ALL·2023-11-09 20:08
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