【数字系统】数字时钟设计：LCD显示静态字符串/60、24进制计数器 Quartus II 环境/Verilog HDL语言/编程+仿真+开发板/FPGA/CPLD/EDA
一、实验目的1.了解基于FPGA的数字电子时钟的实现原理及设计方法;掌握Quartus_II环境下的模块化、层次化的设计与实现方法;掌握数字应用系统的VerilogHDL设计与实现技术。2.对数字时钟进行功能模块划分，对各模块进行详细的功能定义。3.对划分好的功能模块进行详细编程设计及仿真设计，包括定时计数、显示、时间调整、响铃等。4.分析仿真结果，并进行顶层模块设计及功能测试。完整可执行工程文件