1.关于编译和链接
一般来说，无论是C、C++，首先要把源文件编译成中间代码文件，在Windows下也就是.obj文件，UNIX下是.o文件，即Object File，这个动作叫做编译（compile）。然后再把大量的Object File合成执行文件，这个动作叫作链接（link）。
也就是源文件（.c 文件或者.cpp文件）首先会生成中间目标文件，再由中间目标文件生成执行文件。在编译时，编译器只检测程序语法，和函数、变量是否被声明。如果函数未被声明，编译器会给出一个警告，但可以生成Object File。而在链接程序时，链接器会在所有的Object File中找寻函数的实现，如果找不到，那到就会报链接错误码（Linker Error）。
2.使用命令编译链接
如果使用命令编译，过程比较麻烦。假如我有三个.h的头文件和四个.c的代码文件。首先将这七个文件放到一个文件夹里（这里只介绍简单应用，所以放在一个文件夹，以后慢慢填坑）如下图。
接下来打开终端，并转到这个文件夹。
然后在终端输入
gcc -c main.c
gcc -c AAA.c
gcc -c BBB.c
gcc -c CCC.c
这样就把四个文件编译完成，查看文件会出现四个.o文件（下图）
接下来链接即可。在终端输入
gcc main.o AAA.o BBB.o CCC.o -o main
就可以生成可执行文件 main
这样执行 ./main即可。
整个执行过程如下：
3.使用make编译链接
虽然上述方式可以实现，但是只要修改文件就需要重新编译链接，特别麻烦。用makefile实现更为巧妙。
先放出一种写法，如果仅是为了执行自己的代码可以先看一下，后面的坑慢慢补。
objects = main.o AAA.o BBB.o CCC.o
cc = gcc
edit : $(objects)
cc -o edit $(objects)
main.o : main.c
AAA.o : AAA.c AAA.h
BBB.o : BBB.c BBB.h
CCC.o : CCC.c CCC.h
.PHONY : clean
clean :
rm edit main.o AAA.o BBB.o CCC.o
这样可以直接运行，我将刚才生成的编译链接文件删掉然后重新运行之后
如果在make的时候出现makefile:3: *** missing separator：原因是丢失了tab键，每一条命令在执行的时候需要一个tab键。
就是这样，和上面结果相同，如果要修改文件内容，不管修改多少，执行以下make就行了。接下来详细的介绍一下make的用法。
3.1 关于make
make命令执行时，需要一个 Makefile文件，以告诉make命令需要怎么样的去编译和链接程序（makefile文件自己新建就行，名字最好用makefile）。
首先，我们用一个示例来说明Makefile的书写规则。就用上面的示例，在这个示例中，我们的工程有4个C文件，和3个头文件，我们要写一个Makefile来告诉make命令如何编译和链接这几个文件。我们的规则是：
1.如果这个工程没有编译过，那么我们的所有C文件都要编译并被链接。
2.如果这个工程的某几个C文件被修改，那么我们只编译被修改的C文件，并链接目标程序。
3.如果这个工程的头文件被改变了，那么我们需要编译引用了这几个头文件的C文件，并链接目标程序。
只要我们的Makefile写得够好，所有的这一切，我们只用一个make命令就可以完成，make命令会自动智能地根据当前的文件修改的情况来确定哪些文件需要重编译，从而自己编译所需要的文件和链接目标程序。
3.2Makefile的规则
target...:prerequisites...(预备知识，先决条件)
command（指令）
...
...
-------------------------------------------------------------------------------
target也就是一个目标文件，可以是Object File，也可以是执行文件。
prerequisites就是，要生成那个target所需要的文件或是目标。
command也就是make需要执行的命令。（任意的Shell命令）
这是一个文件的依赖关系，也就是说，target这一个或多个的目标文件依赖于prerequisites中的文件，其生成规则定义在command中。说白一点就是说，prerequisites中如果有一个以上的文件比target文件要新的话，command所定义的命令就会被执行。这就是Makefile的规则。也就是Makefile中最核心的内容。
举个例子，那上面的示例来说，可以这样实现：
edit : main.o AAA.o BBB.o CCC.o
cc -o edit main.o AAA.o BBB.o CCC.o
main.o : main.c
cc -c main.c
AAA.o : AAA.c AAA.h
cc -c AAA.c
BBB.o : BBB.c BBB.h
cc -c BBB.c
CCC.o : CCC.c CCC.h
cc -c CCC.c
clean :
rm edit main.o AAA.o BBB.o CCC.o
反斜杠（\）是换行符的意思（上面没有）。这样比较便于makefile的易读。我们可以把这个内容保存在名字为“makefile”或“Makefile” 的文件中，然后在该目录下直接输入命令“make”就可以生成执行文件edit。如果要删除执行文件和所有的中间目标文件，那么，只要简单地执行一下 “make clean”就可以了。
在这个makefile中，目标文件（target）包含：执行文件edit和中间目标文件（*.o），依赖文件（prerequisites）就是冒号后面的那些 .c 文件和 .h文件。每一个 .o 文件都有一组依赖文件，而这些 .o 文件又是执行文件 edit 的依赖文件。依赖关系的实质上就是说明了目标文件是由哪些文件生成的，换言之，目标文件是哪些文件更新的。
在定义好依赖关系后，后续的那一行定义了如何生成目标文件的操作系统命令，一定要以一个tab键作为开头。make并不管命令是怎么工作的，他只管执行所定义的命令。make会比较targets文件和prerequisites文件的修改日期，如果prerequisites文件的日期要比targets文件的日期要新，或者target不存在的话，那么，make就会执行后续定义的命令。
这里要说明一点的是，clean不是一个文件，它只不过是一个动作名字，有点像c语言中的lable一样，其冒号后什么也没有，那么，make就不会自动去找它的依赖性，也就不会自动执行其后所定义的命令。要执行其后的命令（不仅用于clean，其他lable同样适用），就要在make命令后明显得指出这个lable的名字。这样的方法非常有用，我们可以在一个makefile中定义不用的编译或是和编译无关的命令，比如程序的打包，程序的备份，等等。
3.3makefile中使用变量
在上面的例子中，先让我们看看edit的规则：
edit : main.o AAA.o BBB.o CCC.o
cc -o edit main.o AAA.o BBB.o CCC.o
我们可以看到[.o]文件的字符串被重复了两次，如果我们的工程需要加入一个新的[.o]文件，那么我们需要在两个地方加（应该是三个地方，还有一个地方在clean中）。当然，我们的makefile并不复杂，所以在两个地方加也不累，但如果makefile变得复杂，那么我们就有可能会忘掉一个需要加入的地方，而导致编译失败。所以，为了makefile的易维护，在makefile中我们可以使用变量。makefile的变量也就是一个字符串，理解成C语言中的宏可能会更好。
比如，我们声明任意一变量名，叫objects, OBJECTS, objs, OBJS, obj, 或OBJ，只要能够表示obj文件即可。我们在makefile起始处按如下定义此变量：
objects = main.o AAA.o BBB.o CCC.o
于是，我们就可以很方便地在我们的makefile中以“$(objects)”的方式来使用这个变量了，于是我们的改良版makefile变为如下：
objects = main.o AAA.o BBB.o CCC.o
edit : $(objects)
cc -o edit $(objects)
main.o : main.c
cc -c main.c
AAA.o : AAA.c AAA.h
cc -c AAA.c
BBB.o : BBB.c BBB.h
cc -c BBB.c
CCC.o : CCC.c CCC.h
cc -c CCC.c
clean :
rm edit main.o AAA.o BBB.o CCC.o
如果有新的 .o 文件加入，我们只需简单地修改变量objects即可。
3.4让make自动推导
GNU的make很强大，它可以自动推导文件以及文件依赖关系后面的命令，于是我们就没必要去在每一个[.o]文件后都写上类似的命令，因为，我们的make会自动识别，并自己推导命令。
只要make看到一个[.o]文件，它就会自动的把[.c]文件加在依赖关系中，如果make找到一个whatever.o，那么 whatever.c，就会是whatever.o的依赖文件。并且 cc -c whatever.c 也会被推导出来，于是，我们的makefile 再也不用写得这么复杂。我们的新makefile又出炉了。
objects = main.o AAA.o BBB.o CCC.o
cc = gcc
edit : $(objects)
cc -o edit $(objects)
main.o : main.c
AAA.o : AAA.c AAA.h
BBB.o : BBB.c BBB.h
CCC.o : CCC.c CCC.h
.PHONY : clean
clean :
rm edit main.o AAA.o BBB.o CCC.o
这种方法，也就是make的“隐晦规则”。上面文件内容中，“.PHONY”表示，clean是个伪目标文件。
介绍到这里基本就可以结束了，但是还有两个想要说一下
3.5另类风格的makefile
既然make可以自动推导命令，那么我看到那堆[.o]和[.h]的依赖就有点不爽，那么多的重复的[.h]，能不能把其收拢起来，好吧，没有问题，这个对于make来说很容易，来看看最新风格的makefile吧。
objects = main.o AAA.o BBB.o CCC.o
cc = gcc
edit : $(objects)
cc -o edit $(objects)
main.o : main.c
AAA.o : AAA.h
BBB.o : BBB.h
CCC.o : CCC.h
.PHONY : clean
clean :
rm edit main.o AAA.o BBB.o CCC.o
其实这个已经说明不了问题了，我就简单的用语言描述一下，如果AAA.o和BBB.o共用头文件AAA.h,那就可以写为
AAA.o BBB.o:AAA.h
如果有所文件都用了BBB.h可以写为：
$(objects) :BBB.h
这种风格，makefile变得很简单，但文件依赖关系就显得有点凌乱了。看你的喜好了。我不喜欢这种风格的，一是文件的依赖关系看不清楚，二是如果文件一多，要加入几个新的.o文件，那就理不清楚了。
3.6清空目标文件的规则
每个Makefile中都应该写一个清空目标文件（.o和执行文件）的规则，这不仅便于重编译，也很利于保持文件的清洁。一般的风格都是：
clean:
rm edit $(objects)
更为稳健的做法是：
.PHONY : clean
clean :
-rm edit $(objects)
前面说过，.PHONY意思表示clean是一个“伪目标”。而在rm命令前面加了一个小减号的意思就是，也许某些文件出现问题，但不要管，继续做后面的事（假设手动删掉了一个文件，保证其他文件也能删除）。
当然，clean的规则不要放在文件的开头，不然，这就会变成make的默认目标，相信谁也不愿意这样。不成文的规矩是——“clean从来都是放在文件的最后”。
介绍到这里，整个make就介绍完了，还有一点点小知识，我就复制一下大牛的博客供大家参考
4.make补充内容
Makefile里有什么？
Makefile里主要包含了五个东西：显式规则、隐晦规则、变量定义、文件指示和注释。
显式规则。显式规则说明了，如何生成一个或多个目标文件。这是由Makefile的书写者明显指出，要生成的文件，文件的依赖文件，生成的命令。
隐晦规则。由于我们的make有自动推导的功能，所以隐晦的规则可以让我们比较简略地书写Makefile，这是由make所支持的。
变量的定义。在Makefile中我们要定义一系列的变量，变量一般都是字符串，这个有点像你C语言中的宏，当Makefile被执行时，其中的变量都会被扩展到相应的引用位置上。
文件指示。其包括了三个部分，一个是在一个Makefile中引用另一个Makefile，就像C语言中的include一样；另一个是指根据某些情况指定Makefile中的有效部分，就像C语言中的预编译#if一样；还有就是定义一个多行的命令。有关这一部分的内容，我会在后续的部分中讲述。
注释。Makefile中只有行注释，和UNIX的Shell脚本一样，其注释是用“#”字符，这个就像C/C++中的“//”一样。如果你要在你的Makefile中使用“#”字符，可以用反斜杠进行转义，如：“\#”。
最后，还值得一提的是，在Makefile中的命令，必须要以[Tab]键开始。
Makefile的文件名
默认的情况下，make命令会在当前目录下按顺序找寻文件名为“GNUmakefile”、“makefile”、“Makefile”的文件，找到了解释这个文件。在这三个文件名中，最好使用“Makefile”这个文件名，因为，这个文件名第一个字符为大写，这样有一种显目的感觉。最好不要用 “GNUmakefile”，这个文件是GNU的make识别的。有另外一些make只对全小写的“makefile”文件名敏感，但是基本上来说，大多数的make都支持“makefile”和“Makefile”这两种默认文件名。
当然，你可以使用别的文件名来书写Makefile，比如：“Make.Linux”，“Make.Solaris”，“Make.AIX”等，如果要指定特定的Makefile，你可以使用make的“-f”和“--file”参数，如：make -f Make.Linux或make --file Make.AIX。
引用其它的Makefile
在Makefile使用include关键字可以把别的Makefile包含进来，这很像C语言的#include，被包含的文件会原模原样的放在当前文件的包含位置。include的语法是：
include
filename可以是当前操作系统Shell的文件模式（可以包含路径和通配符）
在include前面可以有一些空字符，但是绝不能是[Tab]键开始。include和
include foo.make *.mk $(bar)
等价于：
include foo.make a.mk b.mk c.mk e.mk f.mk
make命令开始时，会找寻include所指出的其它Makefile，并把其内容安置在当前的位置。就好像C/C++的#include指令一样。如果文件都没有指定绝对路径或是相对路径的话，make会在当前目录下首先寻找，如果当前目录下没有找到，那么，make还会在下面的几个目录下找：
如果make执行时，有“-I”或“--include-dir”参数，那么make就会在这个参数所指定的目录下去寻找。
如果目录
如果有文件没有找到的话，make会生成一条警告信息，但不会马上出现致命错误。它会继续载入其它的文件，一旦完成makefile的读取， make会再重试这些没有找到，或是不能读取的文件，如果还是不行，make才会出现一条致命信息。如果你想让make不理那些无法读取的文件，而继续执行，你可以在include前加一个减号“-”。如：
-include
其表示，无论include过程中出现什么错误，都不要报错继续执行。和其它版本make兼容的相关命令是sinclude，其作用和这一个是一样的。
环境变量 MAKEFILES
如果你的当前环境中定义了环境变量MAKEFILES，那么，make会把这个变量中的值做一个类似于include的动作。这个变量中的值是其它的Makefile，用空格分隔。只是，它和include不同的是，从这个环境变量中引入的Makefile的“目标”不会起作用，如果环境变量中定义的文件发现错误，make也会不理。
但是在这里我还是建议不要使用这个环境变量，因为只要这个变量一被定义，那么当你使用make时，所有的Makefile都会受到它的影响，这绝不是你想看到的。在这里提这个事，只是为了告诉大家，也许有时候你的Makefile出现了怪事，那么你可以看看当前环境中有没有定义这个变量。
make的工作方式
GNU的make工作时的执行步骤如下：（想来其它的make也是类似）
读入所有的Makefile。
读入被include的其它Makefile。
初始化文件中的变量。
推导隐晦规则，并分析所有规则。
为所有的目标文件创建依赖关系链。
根据依赖关系，决定哪些目标要重新生成。
执行生成命令。
1-5步为第一个阶段，6-7为第二个阶段。第一个阶段中，如果定义的变量被使用了，那么，make会把其展开在使用的位置。但make并不会完全马上展开，make使用的是拖延战术，如果变量出现在依赖关系的规则中，那么仅当这条依赖被决定要使用了，变量才会在其内部展开。
原文：https://www.cnblogs.com/aiguona/p/9162500.html