跨时钟域设计

1. 基本概念

• 什么是亚稳态
  亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去 .
  例如：从A时钟域出来的信号A直接进入B时钟域，从图可以看出，如果A信号在B时钟的上升沿发生变化，便会出现不定态.

2.1.png

对任何一种触发器，在时钟触发沿前后的一个小时间窗口内，输入信号必须稳定。这一时间窗口是多种因素的函数，包括触发器设计、实现技术、运行环境以及无缓冲输出上的负载等。输入信号陡峭的边沿可以将此窗口减至最小。随着时钟频率的升高，会出现更多有问题的时间窗口，而随着数据频率的提升，这种窗口的命中概率则会增加.
理解：就是跨时钟的A信号在B时钟沿前后的时间窗口保持稳定，A信号边沿越陡峭，变化的时间越快，时间窗口越小.

• 什么是多比特信号中间态
  多比特信号联合组成某个含义（如地址信号）的穿越，如果简单的按照单比特信号穿越方法各bit打两拍单独穿越，则会造成各个bit穿越时间不一致，则会造成另一个时钟域里面有一些被前一个时钟沿采到了，有些被后面的采到了，造成中间态无意义的数据.

3.1.png

理解：主要是寄存器对于每个信号的延迟时间不一样，导致目的时钟域采到的值错误，造成中间态的存在.

2.跨时钟域处理方法

时钟域的一般方法：单比特信号打两拍，多比特信号采用FIFO,对于FIFO处理多比特信号较为复杂，不予说明.

• 单比特信号跨时钟域

考虑频率关系，信号是电平还是脉冲

从慢时钟域到快时钟域：
应对策略；本身可以保证信号被采样，当信号为脉冲信号时，需要在目的时钟域进行脉冲恢复，保证信号（电平 or 脉冲）都可以被采到.
从快时钟域到慢时钟域：
应对策略：电平信号要保证电平宽度大于（不等于）慢时钟域的宽度，如果是脉冲信号，需要转换为电平信号，而且装换后的电平信号宽度大于等于慢时钟域周期，并且在目的时钟域沿恢复为脉冲信号.
当频率关系不确定的时候：
应对策略：将信号展宽处理，如果是脉冲信号，需要在目的时钟域进行脉冲的恢复，因此涉及问题：展多宽.
举个例子说明一下，如果信号要从A侧传递到B侧时钟域去，那么展宽要考虑在A侧/B侧时钟频率最多的情况下，所展的宽度要大于B侧的时钟周期.
注意：当单bit组合逻辑跨时钟域的时候，组合逻辑容易产生毛刺，由于目的时钟域采样时刻的不确定性，有可能采样到此毛刺，导致后续功能错误，要避免组合逻辑跨时钟域.

3.具体的设计思路

源时钟域的信号要发送到目的时钟域，信号要经过目的时钟域同步电路进行同步，才能进入目的时钟域.
同步电路一般为2到多级D触发器，避免亚稳态的产生.这样可以防止亚稳态的传播，但不能保证采数据的正确性.
同步的位数较少，2级及多级触发器可以将亚稳态几率降到最低，但也会造成延时.

4.2.png

---

4. 电平的同步电路设计

电平信号的同步电路设计，在电平同步电路中，跨时钟域的信号在新时钟域要保持高或低电平两个周期以上.这种电路的要求是，在成为有效信号前，信号需要先变成无效状态（源时钟域要清源信号），每一次信号有效时，接收逻辑都会把它看做一个单个事件，而不管信号的有效状态保持了多久.

电平的同步电路根据输出信号特点，又可以分为三种同步电路，即输出电平的电平同步电路，输出上升沿脉冲的电平同步电路，输出下降沿脉冲的电平同步电路。

• 输出电平的电平同步电路
  工作原理：被同步的信号被同步电路用目的时钟打两拍（特别要求可以打三拍），达到同步与消除亚稳态的功能.
  第二拍的寄存器输出，即后续电路所要用到的信号.

电路结构及时序：

5.1.png

• 输出上升沿脉冲的电平同步电路（慢到快）
  工作原理：信号被同步电路用目的时钟打三拍，达到同步与消除亚稳态的功能，并有第二拍的寄存器输出 与上 第三拍寄存器输出的取反，来取第二拍寄存器输出的上升沿脉冲，这个单脉冲信号就是后续电路所要用到的信号.

电路结构及时序：

6.1.png

• 输出下降沿脉冲的电平同步电路（慢到快）
  工作原理：信号被同步电路用目的时钟打三拍，达到同步与消除亚稳态的功能，并有第二拍的寄存器输出的取反 与上 第三拍寄存器输出，来取第二拍寄存器输出的下降沿脉冲，这个单脉冲信号就是后续电路所要用到的信号.

电路结构及时序：

7.png

---

5.脉冲的同步电路设计

在处理脉冲的慢到快的同步电路中，包括慢到快的同步电路，快到慢的同步电路，以及通用的同步电路，主要介绍慢到快的同步电路.

• 输出脉冲的慢到快的同步电路．

a．注意：被同步的信号，必须是源时钟域的寄存器输出信号，即该信号时被寄存过得，如果输入信号是组合逻辑输出，必须先被源时钟打一拍，然后把被打一拍的寄存器输出拿去给目的时钟同步，否则可能会产生毛刺，从而被目的时钟采样，产生电路功能的混乱不可控.
b.被同步的信号用目的时钟打三拍，
达到同步与消除亚稳态的功能，第三拍的寄存器输出，即后续电路所要用到的信号.

电路结构及时序：

8.1.png

• 输出上升沿脉冲的慢到快同步电路
  工作原理：信号被同步电路用目的时钟打三拍，达到同步与消除亚稳态的功能，并有第二拍的寄存器输出 与上 第三拍寄存器输出的取反，来取第二拍寄存器输出的上升沿脉冲，这个单脉冲信号就是后续电路所要用到的信号.

电路结构及时序：

9.1.png

• 输出下降沿脉冲的慢到快同步电路
  工作原理：信号被同步电路用目的时钟打三拍，达到同步与消除亚稳态的功能，并有第二拍的寄存器输出的取反 与上 第三拍寄存器输出，来取第二拍寄存器输出的下降沿脉冲，这个单脉冲信号就是后续电路所要用到的信号.

电路结构及时序：

11.1.png

这些与电平同步电路由慢到快电路结构都差不多，但需要注意电平与脉冲的区别.

---

6.时钟关系不定的通用同步电路设计

在该同步电路设计中，根据输出信号要求有三种同步电路。即输出上升沿脉冲的通用同步电路，输出下降沿脉冲的通用同步电路，输出电平信号的通用同步电路，该电路主要用于时钟快到慢的同步电路，时钟由慢到快也可以采用，但上面介绍的几种同步电路结构更为适合.

注意：该类的同步电路输入都不必是寄存过的信号，因扩展时会寄存，扩展是为了防止采样不到.

该通用电路的工作原理：

• 被同步的信号先被源时钟打一拍扩展为电平，因为如果源时钟是快时钟的话，那被同步的信号因为太窄，所以目的时钟可能采样不到这个信号.这个扩展信号寄存器的置位与清0信号的优先级别：清0信号高于置位信号.
• clr有效前如果来了多个set，不会对电路功能产生影响，因为后续的set被采样，但被淹没在扩展信号里，扩展信号拉高后，需等到clr到来后才会被拉低.
• 假设set优先于clr，clr与set同时到来，set起作用，会把扩展信号维持在高电平，clr无法拉低高电平，这个clr不起作用，后面的set也无法拉低高电平，从而没有上升沿脉冲被目的时钟采样到，电路功能出错.
• 假设clr优先于set，clr与set同时到来，clr先驱动把信号拉低，后续来的set，可以再把信号拉高，从而上升沿脉冲可以被目的时钟采样到，电路可以同步后续的信号.

• 被扩展的信号用目的时钟打三拍，达到同步与消除亚稳态的功能，并有第二拍的寄存器输出与上第三拍寄存器输出的反，来取第二拍寄存器输出的上升沿单脉冲，这个单脉冲就是后续电路所要用到的信号.

• 被扩展的信号被同步后，再下一次被同步前需先被拉低清零，而清零信号必须是源时钟域的信号，而被扩展的信号被同步的事件发生在目的时钟域，所以，这里选择把第二拍的寄存器输出反馈回源时钟域，这里涉及到异步时钟域处理，和前面类似打两拍，不同在于打的时钟是源时钟，输出电平expr_clr，这个电平信号就是被扩展的信号的清0信号.

电路结构及时序：

11.2.png

12.1.png

至于取上升沿和下降沿通用同步电路，就是第二拍寄存器输出和第三拍寄存器输出之间互相与的关系，电路结构和时序图不在给出.

---

7.多比特信号跨时钟域

1一般采用握手和FIFO的形式进行跨时钟域.