Xilinx FPGA资源

一。可配置逻辑块

 

7系列：

1 * CLB = 2 * Slice = 1 * Slice_L + 1 * Slice_M = 2 * Slice_L

SLICE_M：包括两个附加功能 

A）组成分布式RAM

B）移位高达32位的数据

1Slice = 4 *（6输入2输出LUT）+ 8 * FF +多路复用器+所属电路的进位逻辑

 

二，逻辑单元

1.含义：是Xilinx公司公司创造的资源单位，用于衡量不同内部结构深知不同厂商的资源情况。

2.计算：4输入的查找表芯片 - > LUT * 1.2

              6输入的查找表芯片 - > LUT * 1.6

K7 325T指的就是Logic Cell

 

三，嵌入式存储器

的Spartan-6的系列FPGA具有12~268个RAM，每个RAM块18KB。可以配置为2个9KB或1个18KB

7系列FPGA具有135~1880个RAM，每个RAM块36KB，

可以配置为32K * 1,16K * 2,8K * 4,4K * 8 2K * 16,1K * 32,512-64（不使用奇偶位时）

或者32K * 1,16K * 2,8K * 4,4K * 9,2K * 18,1K * 36

 

四。嵌入式DSP

  的Spartan-6系列的器件包括8〜180个数字信号处理器DSP48A1。包括乘法器，乘法累加器，加加器之后的预加法器/减法器，加法器之后的乘法器，宽总线多路复用器。

  基本上，DSP48A1 = 1 * 18bits输入前加器+ 1 * 18x18的二进制补码全乘法器+ 1 * 48bits的符号扩展加法器/减法器/累加器。

 

7系列扩展了DSP48A1的性能，变为DSP48E1，有240〜3600个器件可供使用。乘法器是25x18的结构寄存器扩展为30bits。加法器和减法器用算术逻辑单元替换，48位操作数可执行按位逻辑函数，而且还加入了模式探测器和17bits移位器。

 

五。时钟分配

FPGA包含专用时钟输入，缓冲和路由。

 

Spartan-6系列包含2~6个时钟管理（CMT），1 * CMT = 2个数字时钟管理（DCMs）+ 1 *锁相环

CMT用于相移时钟信号，消除时钟偏移

 

7系列用了新的时钟结构PLL是混合模式时钟管理（MMCM）的子集

 

 

https://blog.csdn.net/Pieces_thinking/article/details/77201528