【厉害了FPGA】Verilog实现接收帧数据的一种方法（帧数据同步搜索检测）

    FPGA和其他设备进行通信的时候，如果传输的是大量数据，肯定需要打包（组帧）进行传输，而且都需要有帧头和校验位来确保帧数据传输正确。今天说一下最近自己做的一个项目涉及到的这个问题。

    当FPGA作为接收端去接收帧数据的时候，即使保证一帧数据的帧头是正确的，而且校验位是正确的也不能百分百保证这帧数据正确接收了，可能情况：1、数据传输有错误，但是错误的数据也得到了一样正确的校验位；2、数据中正好有一位数据是帧头，而我们把这个数据当做了帧头，这个按帧头接收完一帧数据，帧尾的校验位也正好算出来也是对的，等其他小概率事件。对于第一种情况我们可以通过设计好的校验方式（CRC或者其他校验方式）来使这种概率减低，还有数据是突发的还是一直连续不断发送的，这些都是我们在接收机设计的时候必须考虑的。

    为了避免这种情况，在每次接收数据的时候，我们设置接收数据的时候有两种状态，一种是同步态，一种是捕获态（如下图）。在同步态连续接收到几帧数据（在此处我们叫做权值）的时候，才能进入捕获态，在捕获态我们接收到的数据才视作正确的数据。这样我们设计的权值越大，那么第二种情况发生的概率越低，但是付出的代价是丢弃了好多数据帧。

    话不多说，程序的状态转移图如图所示：