笔记篇：计算机组成原理第四章 存储器
计算机组成原理第四章 存储器
目录
- 计算机组成原理第四章 存储器
- 4.1 概述
- 4.1.1 存储器分类
- 4.1.2 存储器的层次结构
- 4.2 主存储器
- 4.2.1 概述
- 4.2.2 半导体存储芯片简介
- 4.2.3 随机存取存储器
- 4.2.4 只读存储器
- 4.2.5 存储器与CPU的的连接
- 4.2.6 存储器的校验
- 4.2.7 提高访存速度的措施
- 4.3 高速缓冲存储器
- 4.3.1 概述
- 4.3.2 CaChe——主存地址映射
- 4.3.3 替换策略
- 4.4 辅助存储器
- 4.4.1 概述
- 4.4.2 磁记录原理和记录方式
- 4.4.3 硬磁盘存储器
- 4.4.4 软磁盘存储器
- 4.4.5 光盘存储器
4.1 概述
4.1.1 存储器分类
- 按存储介质分
- 按存取方式分
- 按在计算机中的作用分
4.1.2 存储器的层次结构
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存储器三个主要特性的关系
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缓存-主存层次和主存-辅存层次
实际上，存储系统层次结构主要体现在缓存 - 主存和主存－辅存这两个存储层次上，如下图所示。
显然
CPU 和缓存、主存都能直接交换信息
缓存能直接和 CPU 、主存交换信息
主存可以和 CPU 、缓存、辅存交换信息缓存－主存层次主要解决 CPU 和主存速度不匹配的问题。
主存－辅存层次主要解决存储系统的容量问题。
4.2 主存储器
4.2.1 概述
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主存的基本组成
主存储器（简称主存〉的基本结构已在第 1 章介绍过，如图所示。
实际上，根据 MAR中的地址访问某个存储单元时，还需经过地址译码、驱动等电路，才能找到所需访问的单元。读出肘，需经过读出放大器，才能将被选中单元的存储字送到 MDR。
写入时， MDR 中的数据也必须经过写入电路才能真正写入到被选中的单元中。
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主存和CPU的联系
现代计算机的主存都由半导体集成电路构成，图中的驱动器、译码器和读写电路均制作在存储芯片中，而 MAR 和 MDR 制作在 CPU 芯片内。
当要从存储器读出某一信息字时，首先由 CPU 将该字的地址送到 MAR ，经地址总线送至主存，然后发出读命令。主存接到读命令后，得知需将该地址单元的内容读出，便完成读操作，将该单元的内容读至数据总线上，至于该信息由 MDR 送至什么地方，这已不是主存的任务，而是由 CPU 决定的。若要向主存写入一个信息字时，首先 CPU 将该字所在主存单元的地址经 MAR 送到地址总线，并将信息字送入MDR ，然后向主存发出写命令，主存接到写命令后，便将数据线上的信息写人到对应地址线指出的主存单元中。
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主存中存储单元地址的分配
主存各存储单元的空间位置是由单元地址号来表示的，而地址总线是用来指出存储单元地址号的，根据该地址可读出或写入一个存储字。
不同的机器存储字长也不同，为了满足字符处理 的需要，常用 8 位二进制数表示一个字节，因此存储字长都取 8 的倍数。
通常计算机系统既可按字寻址，也可按字节寻址。
例如 IBM 370 机的字长为 32 位，它可按字节寻址，即它的每一个存储字包含4 个可独立寻址的字节，其地址分配如图左所示。
字地址是用该字高位字节的地址来表示，故其字地址是 4 的整数倍，正好用地址码的末两位来区分同一字的 4 个字节的位置。
但 对 PDP-11 机而言（图右），其字长为 16 位，字地址是 2 的整数倍，它用低位字节的地址来表示字地址。
例如：下面四组字，正好构成一个32位的字节，用来代表下图左中的第一行地址 0000 0000 -------- 这个是字节首地址 0000 0001 0000 0010 0000 0011 在32位的机器中，CPU所有的数据操作，都是以32位为一个整体来进行的； 16位机器中，自然就是16位为一个整体了。由上面的图左所示，在32位的机器中，对 24 位地址线的主存而言，按字节寻址的范围是 16 M，按字寻址的范围为 4 M。
由图右所示，在16位的机器中，对 24 位地址线而言，按字节寻址的范围仍为 16 M ，但按字寻址的范围为 8M。
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主存的技术指标
- 存储容量
存储容量是指主存能存放二进制代码的总位数，即
存储容量＝存储单元个数 x存储字长
它的容量也可用字节总数来表示，即
存储容量＝存储单元个数 x 存储字长／8
8 bit = 1Byte —> 8b = 1B目前的计算机存储容量大多以字节数来表示，例如，某机主存的存储容量为 256 MB，则按字节寻址的地址线位数应对应28位。
- 存储速度
存储速度是由存取时间和存取周期来表示的。
存取时间
又称为存储器的访问时间（ Memory Access Time），是指启动一次存储器操作（读或写）到完成该操作所需的全部时间。
存取时间分读出时间和写入时间两种。
读出时间是从存储器接收到有效地址开始，到产生有效输出所需的全部时间。
写入时间是从存储器接收到有效地址开始，到数据写入被选中单元为止所需的全部时间。
存取周期（ Memory Cycle Time）
是指存储器进行连续两次独立的存储器操作（如连续两次读操作）所需的最小间隔时间，通常存取周期大于存取时间。
- 存储器带宽
与存取周期密切相关的指标为存储器带宽，它表示单位时间内存储器存取的信息量，单位可用字／秒或字节／秒或位／秒表示。
如存取周期为 500 ns，每个存取周期可访问16 位，则它的带宽 为 32 M 位／秒。
兆与兆字节的区别
1M单位换算：1M=2^20 还是1M=10^6？带宽是衡量数据传输率的重要技术指标。
存储器的带宽决定了以存储器为中心的机器获得信息的传输速度，它是改善机器瓶颈的一 个关键因素。
为了提高存储器的带宽，可以采用以下措施
①缩短存取周期。
②增加存储字长，使每个存取周期可读／写更多的二进制位数。
③增加存储体。
4.2.2 半导体存储芯片简介
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半导体存储芯片的基本结构
半导体存储芯片采用超大规模集成电路制造工艺，在一个芯片内集成具有记忆功能的存储矩阵、译码驱动电路和读／写电路等，如图所示。
译码驱动能把地址总线送来的地址信号翻译成对应存储单元的选择信号，该信号在读／写电路的配合下完成对被选中单元的读／写操作。读／写电路包括读出放大器和写入电路，用来完成读／写操作。
存储芯片通过地址总线、数据总线和控制总线与外部连接。其中，地址线是单向输入的，其位数与芯片容量有关。数据线是双向的（有的芯片可用成对出现的数据线分别作为输入或输出），其位数与芯片可读出或写入的数据位数有关，即数据线的位数与芯片容量有关。
地址线和数据线的位数共同反映存储芯片的容量。例如
控制线主要有读／写控制线与片选线两种。
不同存储芯片的读／写控制线和片选线可以不同。有的芯片的读／写控制线共用 1 根（如 2114），有的分用两根（如 6264）；有的芯片的片选线用1根（如 2114），有的用 2 根（如6264）。
读／写控制线决定芯片进行读／写操作，片选线用来选择存储芯片。
由于半导体存储器是由许多芯片组成的，为此需用片选信号来确定哪个芯片被选中。例如，一个 64 K x 8 位的存储器可由 32 片 16 K x 1 位的存储芯片组成，如下图所示。但每次读出一个存储字时，只需选中 8 片。
（备注：65535 = 1111 1111 1111 1111）
（2根线选择4组存储芯片中的哪一组，14根线选择那一组中八个存储芯片的相同地址）
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半导体存储芯片的译码驱动方式
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线选法
下图是一个 16 x 1 字节（4根地址线，8根数据线）线选法存储芯片的结构示意图。
它的特点是用一根字选择线（字线），直接选中一个存储单元的各位（如一个字节）。
这种方式结构较简单，但只适合容量不大的存储芯片。
如当地址线A3A2A1A0为 0000 时，则第0根字线被选中，对应下图中的最上面一行的 8 位代码便可直接读出或写入。
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重合法
下图是一个 1 K × 1 位（10根地址线，1根数据线）重合法结构示意图。
显然，只要用 64 根选择线（X 、Y 两个方向各32 根），便可选择 32 x32 矩阵中的任一位。例如，当地址线为全 0 时，译码输出 X0和 Y0有效， 矩阵中第 0 行、第 0 列共同选中的那位即被选中。
由于被选单元是由 X 、Y 两个方向的地址决定的，故称为重合法。
当欲构成 1 K x 1 字节的存储器时，只需用 8 片相同的这种芯片相联即可。
4.2.3 随机存取存储器
- 静态 RAM (SRAM)
- 静态 RAM 基本电路
由于静态 RAM 是用触发器工作原理存储信息，因此即使信息读出后，它仍保持其原状态， 不需要再生。但电源掉电时，原存信息丢失，故它属易失性半导体存储器。
静态RAM基本电路的读操作
假设触发器已存有“1”信号，即 A 点为高电平。当需读出时，只要使行、列地址选择信号均
有效，则使 T5 、T6、T7、T8 均导通，A 点高电平通过飞后，再由位线 A 通过 T8 作为读出放大器的 输入信号，在读选择有效时，将“1 ”信号读出。
静态RAM基本电路的写操作
写入时不论触发器原状态如何，只要将写人代码送至图中的 DIN端，在写选择有效时，经两个写放大器，使两端输出为相反电平。当行、列地址选择有效时，使T5 、T6、T7、T8 导通，并将 A 与 A’点置成完全相反的电平。这样，就把欲写人的信息写入到该基本单元电路中。如欲写人 “ 1 ”，即 DIN= 1，经两个写放大器使位线 A 为高电平，位线 A’为低电平，结果使 A 点为高，A’点为 低，即写入了“ 1 ”信息。
- 静态 RAM 芯片举例
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Intel 2114
- 外特性
Intel 21 ·14 芯片的基本单元电路由 6 个 MOS 管组成
图中， A9~A0为地址输入端；I/O1 ~ I/O0为数据输入／输出端；CS（非） 为片选信号（低电平有效）； WE（非）写允许信号（低电平为写，高电平为读）; Vcc 为电源端：GND 为接地端。 - Intel 2114 RAM 矩阵 (64 × 64)读
- Intel 2114 RAM 矩阵 (64 × 64)写
- 外特性
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静态RAM读时序
在整个读周期中WE（非）始终为高电平（故图中省略）。
读屑期 tRC是指对芯片进行两次连续读操作的最小间隔时间。
读时间 tA 表示从地址有效到数据稳定所需的时间，显然读时间小于读周期。
图中 tco是从片选有效到输出稳定的时间。
可见只有当地址有效经 tA 后，且当片选有效经 tco后，数据才能稳定输出，这两者必须同时具备。
根据 tA 和 tco 的值，便可知当地址有效后，经 tA - tco时间必须给出片选有效信号，否则信号不能出现在数据线上。 -
静态RAM(2114)写时序
写周期 twc是对芯片进行连续两次写操作的最小间隔时间。
写周期包括滞后时间tAW、写入时间 tw 和写恢复时间 tWR。
在有效数据出现前，RAM 的数据线上存在着前一时刻的数据 DOUT（如图所示的维持时间），故在地址线发生变化后，CS（非）、WE（非）均需滞后 tAW再有效，以避免将无效数据写入到 RAM 的错误。
但写允许WE（非） 失效后，地址必须保持一段时间，称为写恢复时间。
此外，RAM 数据线上的有效数据（ 即CPU 送至 RAM 的写人数据 DIN ）必须在 CS（非）、WE（非）失效前的 tDW时刻出现，并延续一段时间 tDH（此刻地址线仍有效， tWR > tDH ），以保证数据可靠写入。
- 动态RAM（DRAM）
常见的动态 RAM 基本单元电路有三管式和单管式两种，它们的共同特点都是靠电容存储电荷的原理来寄存信息。
若电容上存有足够多的电荷表示存“1”，电容上无电荷表示存“0”。
电容上的电荷一般只能维持 1 ~ 2 ms，因此即使电源不掉电，信息也会自动消失。
为此，必须在 2ms内对其所有存储单元恢复一次原状态，这个过程称为再生或刷新。由于它与静态 RAM相比，具有集成度更高、功耗更低等特点，目前被各类计算机广泛应用。
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动态RAM基本单元电路
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动态RAM芯片举例
- 三管动态RAM芯片（Intel 1103）
- 读
- 写
- 单管动态RAM 4116（16K × 1位）
- 外特性
- 4116 (16K × 1位) 芯片读原理
- 4116 (16K × 1位) 芯片写原理
- 外特性
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动态RAM时序
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动态RAM刷新
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集中刷新
集中刷新是在规定的一个刷新周期内，对企部存储单元集中一段时间逐行进行刷新，此刻必须停止读／写操作。
例如，对 128 x 128 矩阵的存储芯片进行刷新时，若存取周期为 0.5 μs，刷新周期为 2 ms（占 4 000 个存取周期），则对 128 行集中刷新共需 64 µs（占 128 个存取周期），其余 的 1936 µs（共 3 872 个存取周期）用来读／写或维持信息。由于在这 64 µ.s 时间内不能进行读／写操作，故称为“死时间”，又称访存“死区”。
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分散刷新
分散刷新是指对每行存储单元的刷新分散到每个存取周期内完成。
其中，把机器的存取周期 tc 分成两段，前半段 tM 用来读／写或维持信息，后半段 tR 用来刷新，即 tc = tM + tR。
若读／写周 期为 0.5 μs，则存取周期为1μs。
仍以 128 x 128 矩阵的存储芯片为例，刷新按行进行，每隔 128 μs就可将存储芯片全部刷新一遍，
这比允许的问隔 2 ms 要短得多，而且也不存在停止读／写操作的死时间，但存取周期长了，整个系统速度降低了。
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异步刷新
异步刷新是前两种方式的结合，它既可缩短“死时间”，又充分利用最大刷新间隔为2 ms 的特点。
例如，对于存取周期为 0.5 μs，排列成 128 x 128 的存储芯片，可采取在 2 ms 内对 128 行各刷新一遍，即每隔 15.6 μs(2000 µs ÷ 128 ≈ 15.6 µs）刷新一行，而每行刷新的时间仍为 0.5μs。
这样，刷新一行只停止一个存取周期，但对每行来说，刷新间隔时间仍 为 2 ms，而“死时间”缩短为 0. 5 µs。
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- 动态 RAM和静态 RAM的比较
| DRAM（主存） | SRAM（缓存） | |
|---|---|---|
| 存储原理 | 电容 | 触发器 |
| 集成度 | 高 | 低 |
| 芯片引脚 | 少 | 多 |
| 功耗 | 小 | 大 |
| 价格 | 低 | 高 |
| 速度 | 慢 | 快 |
| 刷新 | 有 | 无 |
4.2.4 只读存储器
- 早期的只读存储器——在厂家就写好了内容
- 改进1——用户可以自己写——一次性
- 改进2——可以多次写——要能对信息进行擦除
- 改进3——电可擦写——特定设备
- 改进4——电可擦写——直接连接到计算机上
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掩膜ROM
行列选择线交叉处有 MOS管为“1”
行列选择线交叉处无 MOS管为“0”
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PROM (一次性编程)
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EPROM（多次性编程）
- N型沟道浮动栅 MOS电路（可用紫外线照射擦除，费时间）
- EEPROM（多次性编程）
电可擦写
局部擦写
全部擦写 - Flash Memory（闪速性存储器）
比如 U盘
像EPROM 价格便宜 集成度高
也想EEPROM 电可擦洗重写
比 EEPROM快 具备 RAM功能
4.2.5 存储器与CPU的的连接
- 存储器容量的扩展
- 存储器与 CPU的连接
(1)地址线的连接
(2)数据线的连接
(3)读/写命令线的连接
(4)片选线的连接
(5)合理选择存储芯片
(6)其他 时序、负载
《计算机组成原理》（唐朔飞 著）
P94 例4.1
一般而言，系统程序区选择ROM（只读存储器），用户程序区选择RAM（随机存储器）
4.2.6 存储器的校验
存储器的校验是为了能及时发现错误并及时纠正错误
要解决的问题
- 为什么要对存储器的信息进行校验？
- 为了能够校验出信息是否正确，如何进行编码？
- 纠错或检错能力与什么因素有关？
- 校验出信息出错后是如何进行纠错？
- 除了我们教材上讲的校验码，你还知道哪些容错编码？原理是什么？
编码的检测能力和纠错能力与任意两组合法代码之间二进制位的最少差异数有关。
-
编码的最小距离
即任意两组合法代码之间 二进制位数 的 最少差异
编码的纠错 、 检错能力与编码的最小距离有关
汉明码是具有一位纠错能力的编码 -
汉明码的组成
汉明码的分组是一种非划分方式，组与组之间是有交叉的。
用汉明码进行分组时，位置的数的二进制编码中从右往左数第一位与第三位均为1时表示这个位置是第一组和第三组共有的。
各检测位 Ci 所承担的检测小组为
一般情况下，汉明码选择偶校验。
例4.4求 0101按 “偶校验” 配置的汉明码
练习 按配偶原则配置 0011 的汉明码
- 汉明码的纠错过程
形成新的检测位 Pi ，其位数与增添的检测位有关，如增添 3 位 （k = 3） ， 新的检测位为 P4 P2 P1
4.2.7 提高访存速度的措施
- 采用高速器件
- 采用层次结构 Cache - 主存
- 调整主存结构
- 单体多字系统
- 多体并行系统
- 高位交叉
- 顺序编址
- 各个体并行工作
- 顺序编址
- 低位交叉
- 各个体轮流编址
- 各个体轮流编址
- 低位交叉的特点
(3) 存储器控制部件（简称存控）
- 高性能存储芯片
4.3 高速缓冲存储器
4.3.1 概述
- 问题的提出
- 避免 CPU “空等” 现象
- Cache的工作原理
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主存和缓存的编址
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命中与未命中
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Cache的命中率
命中率：CPU 欲访问的信息在 Cache 中的比率
命中率与Cache的容量与块长 有关
一般每块可取4~8个字
块长取一个存取周期内从主存调出的信息长度
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Cache - 主存系统的效率
- 效率e与命中率有关
- 设Cache命中率为h，访问Cache的时间为tc，访问主存的时间为tm，则
- 效率e与命中率有关
- Cache的基本结构
- Cache的读写操作
- Cache的改进
- 增加Cache的级数
- 片载（片内）Cache
- 片外Cache
- 统一缓存和分立缓存
- 指令Cache 数据Cache
- 与主存结构有关
- 与指令执行的控制方式有关 是否流水
4.3.2 CaChe——主存地址映射
- 直接映射
- 全相联映射
- 组相联映射
4.3.3 替换策略
- 先进先出（FIFO）算法
- 近期最少使用（LRU）算法
4.4 辅助存储器
4.4.1 概述
- 特点
不直接与 CPU 交换信息 - 此表面存储器的技术指标
4.4.2 磁记录原理和记录方式
- 磁记录原理
- 此表面存储器的记录方式
4.4.3 硬磁盘存储器
- 硬磁盘存储器的类型
- 固定磁头和移动磁头
- 可换盘和固定盘
- 硬磁盘存储器结构
- 磁盘驱动器
- 磁盘控制器
- 盘片
由硬质铝合金材料制成
4.4.4 软磁盘存储器
- 概述
| 硬盘 | 软盘 | |
|---|---|---|
| 速度 | 高 | 低 |
| 磁头 | 固定、活动、浮动 | 活动、接触盘片 |
| 盘片 | 固定盘、盘组大部分不可换 | 可换盘片 |
| 价格 | 高 | 低 |
| 环境 | 苛刻 |
- 软盘片
4.4.5 光盘存储器
- 概述
- 光盘的存储原理
