石石为山
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在2017.4版vivado中利用MIG核生成DDR3实例的步骤以及注意事项

  1. 这里以 AX7350 ZYNQ 开发平台进行功能介绍。ZYNQ7350 采用 Xilinx公司的 Zynq7000 系列的芯片，型号为XC7Z035-2FFG676。在生成之前，首先要查看开发板中的手册，了解DDR3的相关参数。例如此开发板的DDR3参数如下：
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    DDR3的芯片型号为MT41J256MHA-125，数据宽度为32位，PL部分连接在开发板的BANK33上，最高运行速度为800MHz。以上参数在下面生成的过程中会用到。
    DDR3实例的生成过程如下：
  2. 在工程中的工程属性中可以更改开发板的型号，在左上角的IP Catalog中打开IP核选表。
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  3. 在IP核选表中输入MIG，并双击打开。
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  4. 在右下角的1中可以打开MIG的使用文档查看细则，在2处可以看到工程信息，点击NEXT。
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  5. 当需要使用AXI4总线进行数据通信时，把红框勾上，如不需要，则不勾选，点击NEXT。
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  6. 假如需要兼容同系列的其它型号开发板，则可以在下图的红框中相应勾选。
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  7. 这一模块用来选择FPGA开发板上有的存储模块，例如我使用的AX7350上配置的是DDR3，所以我选择勾选DDR3。
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  8. 在下列页面中1处可选择芯片的运行速度，查看手册芯片速度为800MHz，2处为芯片型号选择，3处为数据宽度选择。然后点击NEXT…
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  9. 接下来的一点比较容易出错，高能预警。。。这是DDR3模块的输入时钟，在程序中调用此模块时，时钟源往往来源于PLL IP产生的倍频，时钟一定要相同，比如这里需要的是200MHz的时钟输入（查看开发板手册），那PLL IP 产生的也要是200MHz，详细可查看这篇文章：VIVADO调用MIG产生DDR3时实例化遇到的问题以及解决方法
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  10. 这一页面主要涉及到图中三点，1处主要是系统时钟的输入，可以是差分或者单端，此处只需要参考时钟即可，所以选择没有，2处即为所需的参考时钟，选择系统时钟即可，3处为复位的高有效或者低有效设置，详情可以查看左下角的技术文档。
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  11. 接下来这一项属于附加项，但是也要合理选择，DIC为数控阻抗，一般应用在数据I/O口中，能让I/O口更稳定，不能用在地址和控制信号输出口上。
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  12. 这一项选择第二个，NEXT…
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  13. 接下来是对DDR3进行约束，比较复杂，可以直接读取DDR3.XDC文件（见文末附件）。首先左边第一列为相应模块的输入输出的信号名，由用户自定义，注意信号位数满足要求，如果不对则会出错。第二列因为开发板连接在BANK33上所以为33。第三列以8位为一组往后排列。第四列为引脚号，由手册查得。第五列为电平标准。
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    下面为DDR3在开发板上对应的引脚号，可以看到从红色箭头开始为数据引脚。可以看到与上图的数据引脚相对应。
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  14. 后面默认。一直NEXT…，最后Generate即可完成。
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  15. 接下来找到如下图所示的IP SOURCES选项，点击打开。
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  16. 找到DDR3 IP，选择第一项，找到.veo文件，双击打开。
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  17. 打开文件后，找到实例模块。
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  18. 将模块复制到所需要的地方去就可以啦
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    DDR3约束文件在下面两个链接中自取（只要开发板芯片相同，就可以用，引脚是一样的，无需更改，自己弄很繁琐的。。。）：
    AX7350(XC7Z035-2FFG676)：https://download.csdn.net/download/yt15751004322/11461034
    AX7325Kintex-7(XC7K325TFFG900):（此开发板与AX7350稍有不同，可查看开发板手册进行设置，如果有问题欢迎留言交流。。。）
    https://download.csdn.net/download/yt15751004322/11461705
    以上！！！

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