RapidIO嵌入式系统互联(1)——嵌入式系统互连

嵌入式系统互连问题

        开发新的嵌入式系统互连技术是为了推动嵌入式电子设备工业的两个 转变：技术方面，互联技术向信号速率高于1GHz的高速串行总线发展，以取代传统的已经使用了将近40年的系统内器件之间互相连接的共享总线技术；市场方面，嵌入式市场转向使用基于标准的技术。

(1). 处理器性能的提高 VS 总线带宽的增长——高带宽、低延迟的新型总线

        高速缓存和更先进的微处理器架构的使用有助于缓解处理器需求和总线提供数据的能力之间的矛盾，但无助于改进处理器与外设连接的情况。

(2). 多重处理（Multiprocessing）——处理器间的互联

        与进一步增加单个处理器的集成度和主频相比，采用多个性能较低的处理器既能有效提升系统性能，又能降低功耗和增强系统稳定性。处理器互联成为研制多处理器系统的主要限制因素。

(3). 系统的系统——SoC之间的互联

        外设功能越来越多地是作为集成器件的一部分，而不是由分立的元件提供，即所谓的片上集成系统（SoC）。系统开发人员的任务也上升到了在系统中连接多个Soc的层次。

(4). 市场的需求——标准化

        嵌入式市场不同于采用个单一平台架构的个人计算机市场。再为嵌入式市场供应元器件的的各种公司的产品中，还没有一种普世的总线解决方案可以将所有器件连接到一起。嵌入式市场希望使用标准互联去简化开发工作、降低成本并减少上市时间。

传统总线的瓶颈

        传统总线一般为 并行总线 ，处理器与外设间采用 共享 总线方式连接，且常采用 分层结构 。提升并行总线性能，可以增加数据位宽和提升总线频率。但主要问题有：

        (1).设计复杂度和成本

        一般有数据线、地址线和控制线，还要加上必要的电源线和地线。引脚数目增加会增大器件封装尺寸，给PCB布局走线增加困难。

        (2). 总线负载

        在总线上增加器件相当于增加容性负载，额外的电容将会增加信号的上升和下降时间。因此，当总线工作频率大于133MHz的时候，总线上支持的器件很难超过两个。

        (3). 时钟和信号的偏移

        随着时钟频率的上升，布线长度稍有差异，时钟、数据到达接收端的时间就会不同。

        (4). 抗干扰能力

        并行总线常采用单端信号，很容易受到线路上的干扰，如开关噪声、电磁干扰等；且并行信号之间排布紧密，走线间距小，存在较大耦合，从而产生串扰问题，并随频率上升加剧；信号的同步翻转造成传输线的特性阻抗和传播延迟随信号翻转模而式变化，从而引发时序问题；大量信号同步翻转时会产生很大的同步开关输出噪声，导致电源、地上的电压波动，触底反弹会引起接收器逻辑判断错误 。

  

一种新的系统互连方法：RapidIO

        RapidIO互联架构是一个 开放的标准，满足了嵌入式基础设施在应用方面的广泛需求。可行的应用包括连接多处理器、存储器、网络设备中的存储器映射I/O器件 、存储子系统和通用计算平台。这一互联技术主要用于系统内部互联，支持芯片到芯片、板到板之间的通信。嵌入式市场历史上一直由大量不同的设备供应商提供支持，RapidIO协会的现有会员包括近20家主流供应商，分布在微处理器、DSP、FPGA、ASIC和嵌入试存储器等领域。

        RapidIO互联规范版本和发展路线图如下图所示。

        RapidIO互连被定义为分层结构——逻辑层、传输层和物理层，在保证后向兼容的同事提供了可扩展性和未来增强的 可能。RapidIO支持的编程模型包括基本存储器映射 I/O事物、基于端口的消息传递事务和基于硬件一致性的全局共享分布式存储器。RapidIO也提供各种错误检测机制，还提供定义良好的硬件和基于软件的架构以报告并纠正传输错误。在物理层，定义了两种技术——面向高性能微处理器及系统互联的并行接口和面向串行背板、DSP和相关串行控制平面应用的串行接口。串行和并行RapidIO具有相同的编程模型、事务处理和寻址机制。