版图设计心得

过去的一周，经过没日没夜的layout，感觉自己确实成为了一名已经入门的layout machine。在这里总结一下layout的心得

版图设计的概念

版图设计的目的是把设计好的电路的原理图变成可以生产在硅片上的实际电路。最后经过版图提取形成gds文件格式，并发给制造商生产制造。

图层

在画版图时会用到各种各样的图层，需要对集成电路的制造工艺有一定的了解。

NWELL：N型衬底，PMOS应该设计在NWELL上

DIFFUSI：扩散区，和NSD组合形成高浓度n+的有源区，和PSD组合形成高浓度p+的有源区。扩散区之外的部分被SiO2覆盖（场氧区），起到绝缘保护的作用。

PSD：和DIFFUSI组合形成高浓度p+的有源区

NSD：和DIFFUSI组合形成高浓度n+的有源区

GATE：栅极多晶，PMOS和NMOS的栅极

CONTACT：用于连接有源区和METAL1、GATE和METAL1

METAL1：一层金属，向下通过CONTACT连接有源区和GATE，向上通过VIA1连接METAL2。实际设计过程中，METAL1主要用于例如反相器等基础器件的底层连线，故其走线基本没有限制，只要满足设计规则即可

VIA1：用于连接METAL1和METAL2

METAL2：二层金属，一般固定方向走线（横或竖）

VIA2：用于连接METAL2和METAL3

METAL3：三层金属，一般固定方向走线（和二层金属方向相反）

VIA3：用于连接METAL3和METAL4

METAL4：四层金属，一般固定方向走线（和三层金属方向相反）

TOP_VIA：用于连接METAL4和TOP_WIR

TOP_WIR：顶层金属

以上是常用的图层，当然还有一些其他的如产生电阻、电容的图层还没有介绍，以后如果能接触到再更新。此外，注意不同工艺厂商往往会有不同的工艺要求，和教科书上不一定完全一致，例如我们项目中用到的双阱工艺里面还要加入DEEP NWELL图层，总之还是要根据工艺规则来设计。

版图验证

版图验证主要包括DRC（Design Rule Check, 设计规则检查）和LVS（Layout Versus Schematic，版图原理图对应检查）

DRC：跑DRC之前要有工艺厂商的规则文件，根据此规则文件来检查版图设计的尺寸错误，其中错误主要包括最小尺寸、最小间距、最小面积等。刚开始上手的时候很麻烦，做一个Inverter的版图都有上百个错误，但是熟悉了之后就会好很多，Calibre中的DRC很方便直接把错误的地方高亮显示，直接根据报错调整即可。但很多时候因为一个小规则的错误往往会需要更改整个电路，所以建议DRC一边设计一边跑，别等最后电路全画完了再跑。

LVS：LVS是用来验证原理图和版图是否实现了一一对应。当电路设计好了，DRC也过了，就可以打标签Label，然后准备跑LVS。首先需要把原理图文件提取出一个netlist网表，然后在版图中启动Calibre的DRC，layout会自动生成一个网表，最后实际是网表和网表之间的对应。不得不说的是，如果电路规模比较大的话，LVS报错是件十分令人头疼的事，因为它报错的位置有时候不是版图中真正的错误位置，所以可能要耽误很长时间。LVS，我愿称你为玄学。

当然验证还包括Antenna、Grid等验证，这里不详细介绍了

总结

版图设计不是什么复杂的技术活，反而像是体力活。对比一下当今的设计工程师和版图工程师的薪水就很清楚了。但是能在学校里有一次完整的版图设计及流片经历还是很宝贵的，很多工艺知识以及底层的结构也会理解的更清晰。

版图设计使人头秃