3-8译码器的设计

目的

1. 掌握组合逻辑电路的设计方法。

2. 掌握VHDL语言的基本结构及设计的输入方法。

3. 掌握VHDL语言的基本描述语句的使用方法。

内容

设计并实现一个3－8译码器。要求根据真值表编写出3－8译码器VHDL语言程序，并利用开发工具软件对其进行编译和仿真，最后通过实验开发系统对其进行硬件验证。

原理

1. DM74LS138的引脚图和真值表如图2-1和图2-2所示。其中A、B、C为3根输入线，Y0~Y7为8根输出线，G1、G2A、G2B为使能端口，当G1为高电平，G2A和G2B为低电平时，译码器工作。

图2-1 DM74LS138引脚图

图2-2 DM74LS138真值表

操作

1. 建立工程，Quartus II --File--New project wizard（注意工程目录中不能出现中文字符，不能建立在桌面上）；弹出窗口如图2-3所示。

图2-3 New Project Wizard 窗口

2. 点击next，在出现的对话框中输入如下项目信息：

a. 项目路径，如：D:\EDA experiment\decoder38;

b. 项目名称，如：decoder38。如图2-4所示：

图2-4 项目路径和项目名称对话框

结果

问题解决

1.编写程序后编译有错误：使用#在语句前忽略错误。

2.实验原理不太清楚：课下要好好看看原理。

3.文件名必须与VHDL文件中的设计实体名保持一致。

4.思考软件仿真时输入信号应如何设置？： 在修改时钟信号的地方，可选时间和频率选项，而频率的选项在时间下面，容易忽视，选完频率后，就可以继续设置了。

5.在设置引脚时，一定要看电路板，以及电路图，找对各个输入输出接口对应的芯片引脚。