Verlog HDL学习笔记2——Verilog HDL的基本语法

把握今天，才能拥有明天！
参考资料：Verilog数字系统设计与FPGA应用

词法规定：

关键字

标识符

格式

常量及其表示：

Verilog HDL用4种基本的值来表示逻辑电路的逻辑状态

• 0 ：逻辑0或“假”
• 1：逻辑1或“真”
• x：未知状态
• z：高阻

常量：

整数：<+/->< size>’< base format>< number>
实数：就是浮点数
十进制格式：0.1
指数格式：13_5.1e2
字符串： 双引号括起

变量的数据类型

wire,reg,parameter,large,integer,medium,scalared,time,small,tri,trio,tril,triand,trior,trireg,vectored,wand,wor共19种类型。
线网型变量：net
寄存器型变量
格式如下：
reg [msb:lsb] 变量名1，····，变量名n；
memory型
格式如下：
reg[msb,lsb] 存储器名 1[upper1:lower1]···
parameter(参数)语句
如：parameter width = 6;