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仿真镁光DDR2的verilog模型时的一些注意问题

前些日子用ise的ddr2的ip核联合modulsim仿真镁光的ddr2的verilog模型，但是总是编译会报错。后来看了一下镁光下载过来的文件中有说明，和大家分享一下，希望有帮助。

首先镁光下载的文件夹里有这么些个东西：

仿真镁光DDR2的verilog模型时的一些注意问题_第1张图片

ddr2.v是用的仿真期间模型。就是可以用来仿真的。

DDR2_module好像好几个DDR2集成写到一起的。

DDR2_mcp一些参数

Ddr2——parameter.vh 也是一些参数的配置

Readme 这个比较重要，里面告诉你怎么配置

tb.do 文件时modulsim的批量处理文件，关于modulsim怎么通过编写do文件自动调用ise的工程仿真，这个在我的csdn上写过啦，有意可以参考。

Tb是厂家自己编写的一些个测试文件。

 

好了说重点。由于ddr2模型中是支持很多模式的，所以厂家在编写的时候利用大量的define等，所以在使用的时候，我们就需要根据自己的要求来配置其相应的模式，这个在readme这个文本文档中有写。

      

告诉你在modlsim中怎么去配置ddr2的位数，这个readme给出的是8位的。

下面这个是我自己的modulsim中的写的do文件。供小伙伴们参考。

仿真镁光DDR2的verilog模型时的一些注意问题_第2张图片

########################

 

#######################之间的数据就是配置文件。

下面的是ise的ddr2的文件。

仅供参考

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