FPGA学习之vivado双口RAM IP核

一、双口RAM的基本介绍及分类
在FPGA中，构建双口RAM可以通过两种方法，一种是利用distributed RAM构建，另一种是利用Block RAM构建。简而言之，Block RAM是使用FPGA中的整块双口RAM资源，而distributed RAM则是用FPGA中的逻辑资源拼凑形成的。一般的原则是，较大的存储应用，建议用bram；零星的小ram，一般就用dram。

vivado的双口RAM的IP核是通过Block Memory Generator产生的，一共可以产生5种不同类型的内存空间，其中ROM有两种，block RAM有三种：单口RAM、简化双口RAM和真双口RAM。单口RAM只有一个端口（A端口），可以对A端口进行读写。简化双口RAM有两个端口（A和B端口），但是A端口只能进行写入操作，不能进行读出操作，而B端口则只能进行读出操作，不能进行写入操作。真双口RAM有两个端口（A和B端口），A和B端口都能进行读写操作。

二、调用IP时的一些重要的参数设置
（1）Basic设置
在Basic选项卡的Memory type选项中选择真双口RAM，IP Symbol如图2.4所示。ECC Options为默认设置，Write Enable中也选择默认设置，不使能字节写，Algorithm Options选择默认设置。
（2）Port设置
点击Port A Options选项卡，对A端口进行设置， 设置Write Width为16（即RAM单元为16位），Write Depth为1024（即内存深度为1024，该端口可读写的RAM单元有1024个），Operating Mode（操作模式）一共有三种：Write First，Read First，No Change。在Write First模式中，在一个时钟周期里，写入内存单元的数据被同步输出到输出数据总线上；在Read First模式中，在一个时钟周期里，写入到内存单元的数据是当前输入数据总线上的数据，而输出到输出数据总线上的数据则是上一个时钟周期存储在内存单元中的数据。细节可参考PG058的49到50页4。Enable Port Type设置为Always Enabled，一直使能端口A。其它设置使用默认设置。如图下图所示。

端口B设置为与A一致。在Other Options选项卡中，保留默认设置。Load Init File设置是否用Coe文件对内存区域初始化，这个在初始化ROM的时候会用到，这里不勾选，保持默认。最后，在Summary选项卡会显示消耗的资源。

三、例程
（1）Xilinx官方例程，采用寄存器构建简单双口RAM，代码如下：

// Simple Dual-Port Block RAM with Two Clocks
// File: simple_dual_two_clocks.v
module simple_dual_two_clocks (clka,clkb,ena,enb,wea,addra,addrb,dia,dob);
input clka,clkb,ena,enb,wea;
input [9:0] addra,addrb;
input [15:0] dia;
output [15:0] dob;
reg[15:0] ram [1023:0];
reg[15:0] dob;
//A口仅写
always @(posedge clka) begin 
	if (ena) begin
		if (wea)
 			ram[addra] <= dia;
 	end
end
//B口仅读
always @(posedge clkb) begin 
	if (enb) begin
 		dob <= ram[addrb];
	 end
end
endmodule

（2）Xilinx官方例程，采用寄存器构建真双口RAM，代码如下：

// Dual-Port Block RAM with Two Write Ports
// File: rams_16.v
 
module v_rams_16 (clka,clkb,ena,enb,wea,web,addra,addrb,dia,dib,doa,dob);
 
input clka,clkb,ena,enb,wea,web;
input [9:0] addra,addrb;
input [15:0] dia,dib;
output [15:0] doa,dob;
reg[15:0] ram [1023:0];
reg[15:0] doa,dob;
 //A口可写可读
always @(posedge clka) begin 
	if (ena) begin
 		if (wea)
 			ram[addra] <= dia;
 			doa <= ram[addra];
 		end
	end
// B口可写可读
always @(posedge clkb) begin 
	if (enb) begin 
		if (web)
 			ram[addrb] <= dib;
			dob <= ram[addrb];
		 end
	end
endmodule

（3）采用IP核构建简单双口RAM，并通过ILA分析观察
按以上步骤生成simple dual ram IP核，并设置位宽16，深度256。
Simple Dual Port RAM 模块端口的说明如下：

RAM 的数据写入和读出都是按时钟的上升沿操作的，端口 A 数据写入的时候需要置高 wea信号，下图为输入写入到 RAM 的时序和读时序：

程序上电后会对写入 512 个 0~511 的数据到 RAM 里，再不断的读取 RAM 的数据，为了能实时看到 RAM 中读取的数据值，我们这里添加了 ila 工具来观察 RAM 的数据信号。

`timescale 1ns / 1ps
//
module ram_test(
			input clk,		          //50MHz时钟
			input rst_n	             //复位信号，低电平有效	
		);

//-----------------------------------------------------------
reg[8:0]  w_addr;	   //RAM写地址
reg[15:0] w_data;	   //RAM写数据
reg       wea;	       //RAM PORTA 使能
reg[8:0]  r_addr;	   //RAM读地址
wire[15:0] r_data;	   //RAM读数据

//产生RAM地址读取数据测试
always @(posedge clk or negedge rst_n)
  if(rst_n==1'b0) 
	   r_addr <= 9'd0;
  else 
      r_addr <= r_addr+1'b1;


///产生RAM写入的数据
always@(posedge clk or negedge rst_n)
begin	
  if(rst_n==1'b0) begin
  	  wea <= 1'b0;
     w_addr <= 9'd0;
	  w_data <= 16'd0;
  end
  else begin
     if(w_addr==511) begin    //ram写入完毕
        wea <= 1'b0;                 
     end
     else begin                    
        wea<=1'b1;              //ram写使能
		  w_addr <= w_addr + 1'b1;
		  w_data <= w_data + 1'b1;
	  end
  end 
end 

//-----------------------------------------------------------
//实例化RAM	
ram_ip ram_ip_inst (
  .clka      (clk          ),     // input clka
  .wea       (wea          ),     // input [0 : 0] wea
  .addra     (w_addr       ),     // input [8 : 0] addra
  .dina      (w_data       ),     // input [15 : 0] dina
  .clkb      (clk          ),     // input clkb
  .addrb     (r_addr       ),     // input [8 : 0] addrb
  .doutb     (r_data       )      // output [15 : 0] doutb
);


ila_0 ila_0_inst (
	.clk(clk), 
	.probe0(r_data), 
	.probe1(r_addr) 
);

	
endmodule