IP CORE 之 FIFO 设计- ISE 操作工具

本系列将带来FPGA的系统性学习，从最基本的数字电路基础开始，最详细操作步骤，最直白的言语描述，手把手的“傻瓜式”讲解，让电子、信息、通信类专业学生、初入职场小白及打算进阶提升的职业开发者都可以有系统性学习的机会。

系统性的掌握技术开发以及相关要求，对个人就业以及职业发展都有着潜在的帮助，希望对大家有所帮助。后续会陆续更新 Xilinx 的 Vivado、ISE 及相关操作软件的开发的相关内容，学习FPGA设计方法及设计思想的同时，实操结合各类操作软件，会让你在技术学习道路上无比的顺畅，告别技术学习小BUG卡破脑壳，告别目前忽悠性的培训诱导，真正的去学习去实战应用，这种快乐试试你就会懂的。话不多说，上货。

 

 

IP CORE 之 FIFO 设计 - ISE操作工具

 

作者：李西锐  校对：陆辉

 

本篇实现基于叁芯智能科技的SANXIN -B02 FPGA开发板，如有入手开发板，可以登录官方淘宝店购买，还有配套的学习视频。

 

FIFO（first input first output或者first in first out），先入先出队列，是一种数字电路中常用的缓冲器，先进入的数据或者命令会先出来，后进入的数据或者命令会后出来，不改变数据的先后顺序。FIFO的工作方式就像超市购物结账时的通道，先进入的顾客先结账，然后出超市；当先进入的顾客没有结算完成时，或进入的顾客只能进行等待；进入的顺序和走出超市的顺序是相同的。

 

在大多数的逻辑接口设计时，都会留有一定的缓冲区（FIFO），避免数据没有及时发送（接收）。

 

无论多大的缓冲区都可能会被装满。当装满后，再次进行载入时，就会出现错误（覆盖或者丢失），所以缓冲区会给予外部标志信号，表明自己的状态。

 

FIFO的输入和输出的速率可以是不相同的，这就为我们解决多bit数据线跨时钟域的问题提供了方法。

 

对于输入端口来说，只要FIFO中还有空余位置，就可以写入数据；对于输出端口来说，只要FIFO中还有数据，就可以读出数据。