IP CORE 之 PLL- ISE 操作工具

本系列将带来FPGA的系统性学习，从最基本的数字电路基础开始，最详细操作步骤，最直白的言语描述，手把手的“傻瓜式”讲解，让电子、信息、通信类专业学生、初入职场小白及打算进阶提升的职业开发者都可以有系统性学习的机会。

系统性的掌握技术开发以及相关要求，对个人就业以及职业发展都有着潜在的帮助，希望对大家有所帮助。后续会陆续更新 Xilinx 的 Vivado、ISE 及相关操作软件的开发的相关内容，学习FPGA设计方法及设计思想的同时，实操结合各类操作软件，会让你在技术学习道路上无比的顺畅，告别技术学习小BUG卡破脑壳，告别目前忽悠性的培训诱导，真正的去学习去实战应用，这种快乐试试你就会懂的。话不多说，上货。

 

 

IP CORE 之 PLL - ISE操作工具

 

作者：李西锐  校对：陆辉

 

本篇实现基于叁芯智能科技的SANXIN -B02 FPGA开发板，如有入手开发板，可以登录官方淘宝店购买，还有配套的学习视频。

 

Xilinx 锁相环 IP 核是由锁相环（PLL）电路实现。锁相环是一种反馈控制系统，它可以自动调整本地产生的信号的相位，以匹配输入信号的相位。锁相环通过振荡器产生的波形的相位匹配输入信号的相位来工作。输入信号的微小变化首先表现为输入信号和振荡器产生波形的相位偏差。这个相位偏差作为一个调整信号，改变本地锁相环震荡频率来匹配输入信号。输入信号和本地振荡器之间的锁相关系称为锁相环路。

 

锁相环经常用于高速通信、计算机和其他的电子应用中。可以使用PLL产生稳定频率的时钟，从高噪声的通信信道中恢复信号或者在设计中产生各种时钟信号。