找工作笔试面试题目集（硬件篇）----持续更新

将自己面试、笔试遇到的题目进行一个记录，并尝试进行解答。

一、信号完整性分析

1.有没有读过关于信号完整性分析之类的书？

有幸之前有读过《信号完整性分析》（Eric Bogatin著），信号完整性分析主要解决的是高速信号下的时序、噪声、电磁干扰的问题。主要对于噪声问题进行分析，分析的角度主要有四个角度：

1.单一网络信号的完整性：在一个信号的信号路径和返回路径上由于阻抗突变引起的反射与失真。

2.两个或多个网络的串扰：多个信号通路之间耦合的互电容、互电感。

3.电源和地分配中的轨道塌陷：电源和地网络中的阻抗压降。

4.来自整个系统的电磁干扰辐射：来自元件、系统、外界的电磁干扰。

2.什么是特性阻抗？

在高频范围内，信号传输过程中，信号沿到达的地方，信号线和参考平面(电源或地平面)间由于电场的建立的瞬时阻抗。换句话说，我们把信号在每一步受到的阻抗称为传输线的瞬时阻抗。沿着传输线往下走，信号将不断地探测到每一步的瞬时阻抗。瞬时阻抗的值等于线上所加电压与电流之比，这个电流用于传输线的充电和信号向下一步的传播。

3.特性阻抗和什么有关？

影响特性阻抗的因素有:介电常数、介质厚度、线宽、铜箔厚度。因为特性阻抗只受当前点的传输线的性质影响，主要是传输线的材料属性以及横截面积，具体来说就是介电常数、介质厚度、线的宽度和线的厚度。

4.常见的传输线有哪几种？

单端传输线、差分传输线、微带线和带状线。

5.微带线的特性阻抗和什么有关？

PCB基板的厚度、介电常数、铜箔厚度、布线宽度、线形状、线间距等都有关系。

6.传输线的频率特性是低通、高通、还是带通？

传输线是高通的

7.传输线的特性阻抗会随着线长的改变而改变吗？

不会。

8.传输线网络之间的串扰是如何引入的？

互感和互容。

二、MOS管和BJT管的基础知识

1.MOS管的引脚

MOS管的三个极：
栅极g（Gate），源极s（Source），漏极d（Drain）

具有通道、栅栏等含义的为栅极
具有基准、电源等含义的为源极
具有泄漏、排出等含义的为漏极

MOS管的栅极g可以控制沟道大小
MOS管的源极s和衬底相连，作为参考源
MOS管的漏极d上加偏置电压

MOS管为压控器件

2.MOS管的分类

MOS管的分类：N沟道、P沟道；增强型、耗尽型；

N（电子）沟道，顾名思义，就是在工作情况下，产生的沟道为电子沟道。
因此需要在栅极给予正偏置电压。栅极的正向电压越大，电子沟道的大小越大，能够通过的最大电流越大。
在有了沟道之后，随着漏极上的正偏置电压的增加，漏极到源极之间的压差不断增加，漏极到源极之间电流不断增加（可变电阻区），直到达到目前沟道所能通过的最大电流（饱和区）。
此时电流的方向是从漏极流出源极，电子的方向是从源极流出漏极。

P（空穴）沟道，顾名思义，就是在工作情况下，产生的沟道为空穴沟道。
因此需要在栅极给予负偏置电压。栅极的反向电压越大，空穴沟道的大小越大，能够通过的最大电流越大。
在有了沟道之后，随着漏极上的负偏置电压的增加，漏极到源极之间的负压差不断增加，漏极到源极之间负电流不断增加（可变电阻区），直到达到目前沟道所能通过的最大电流（饱和区）。
此时电流的方向是从源极流出漏极。

增强型：开始的时候是没有沟道的，通过增强栅极上的电压，来使得沟道不断增大。总而言之，增强型的MOS管，其沟道大小从0开始，可以不断增加。且增强型的参数为开启电压。

耗尽型：开始即存在沟道，增加栅极电压，可以让沟道更大，给与反向的栅极电压，可以减小沟道，直到没有沟道。总而言之，耗尽型的MOS管，其沟道大小以不为0开始，可以增加，也可以减小到0。且耗尽型的参数为夹断电压。

3.BJT管的引脚

BJT管的三个极：
基极b（Base），集电极c（Collector），发射极e（Emitter）

具有中间、平台等含义的为基极
具有收集、获得等含义的为集电极
具有发射、排出等含义的为发射极

BJT管的基极在中间
BJT管的集电极在一端，面积较大但掺杂浓度低
BJT管的发射极在另一端，面积较小但掺杂浓度高

发射结正偏，集电结反偏：
无论是NPN还是PNP，其发射结正偏的意思是，基极的电压恒大于发射极的电压。
集电结反偏的意思是，以基极电压为参考，加在集电极上的偏压与电流方向相反，因此对于NPN来说，电流方向从集电极流向基极，因此集电极的电压大于基极电压。对于PNP来说，电流方向从基极流向集电极，因此集电极的电压小于基极电压。

4.BJT管的分类

BJT管的分类：NPN型、PNP型；硅管、锗管

NPN型，顾名思义，基极为P，集电极和发射极为N，此时电流从发射极流出。
PNP型，顾名思义，基极为N，集电极和发射极为P，此时电流从发射极流入。

硅管，发射结正向偏压为0.7V
锗管，发射结正向偏压为0.3V

三、线与

什么是线与：在工程实践中，将两个门的输出端并联以实现与逻辑的功能称为线与。

线与的实现：如果采用普通的逻辑电路，将输出端并联，当一个输出为1，另一个输出为0时，就会在两个MOS管之间产生较大的电流，有可能烧坏器件。因此需要采用OD/OC（漏极开路门/集电极开路门）来实现，多个OD门之间的集电极相并联，然后再接上拉电阻到高电平，从而实现了多个OD门之间的线与，同时可以通过调节上拉电阻的大小来改变输出的电流大小。

例如IIC的OD机制：
IIC的高靠外部拉，低靠自己，IIC的空闲状态只能有外部上拉，其本身只能对外输出低电平，所以IIC在等待SLAVE的ACK的时候拉低电平等待外部拉高。

四、晶振的负载电容

晶振有一个十分重要的参数，那就是晶振的负载电容，只有合理的选择晶振的并联电容，使得晶振的负载电容合适，才能晶振标称的谐振频率。负载电容的的差异会导致晶振的频偏。

晶振的负载电容等于：
$$C_L=\frac{C_G\ast C_D}{C_G+C_D}+C_0$$
其中$C_0$是晶振的寄生电容，一般取3~5pF

而$C_G$是晶振的输入引脚到地的总电容。其容值为：
1.需加外晶振主芯片管脚芯到GND的寄生电容$C_i$
2.晶体震荡电路PCB走线到到GND的寄生电容$C_{PCB}$
3.电路上外增加的并联到GND的外匹配电容 $C_1$

而$C_D$是晶振的输出引脚到地的总电容。其容值为：
1.需加外晶振主芯片管脚芯到GND的寄生电容$C_o$
2.晶体震荡电路PCB走线到到GND的寄生电容$C_{PCB}$
3.电路上外增加的并联到GND的外匹配电容$C_2$

通过上式可以得到:
$$C_G=C_D=2(C_L-C_0)$$
有些时候我们把并联的晶振电容当作总电容，则有：
$$C_1=C_2=2(C_L-C_0)$$

五、锁存器与触发器的区别

区别在于时钟（使能）对输入输出之间关系的影响。

锁存器是当时钟为高电平时，输出随着输入的变化而改变，当时钟为低电平时，输出不随输入的变化而变化，而是保持某种状态，这时我们就认为此时的输出被锁存了，该状态取决于锁存前的输出。

触发器是当时钟为边沿时，输出就根据当前时刻点的输入进行变化。

D锁存器的原理是，在双稳态电路中插入两个传输门，传输门由E控制，当E=1时，输入处的传输门导通，自锁处的传输门断开，此时输出受到D的影响；当E=0时，输入处的传输门断开，自锁处的传输门导通，此时输出受到输出自身的影响（保持自锁）。

D触发器的原理是，通过两个D锁存器来实现，一个主锁存器，一个从锁存器。

六、差分信号

差模与共模：

两个信号中的差值为差模

$$V_d=V_1-V_2$$

两个信号中的相同部分为共模

$$V_c=\frac{V_1+V_2}{2}$$

因此

$$V_1=V_c+\frac{1}{2}{V}_d$$
$$V_1=V_c-\frac{1}{2}{V}_d$$

差分信号的优点：

1.抑制零点漂移
由于差分信号对于信号中的共模成分是有抑制作用的，因此可以抑制信号的零点漂移。

2.抗共模干扰
一个干扰源几乎相同程度地影响差分信号对的每一端。既然电压差异决定信号值，这样将忽视在两个导体上出现的任何同样干扰。

常见的差分信号：

RS485：
通过A、B两线的差分电压来表示1和0.。逻辑“1”以两线间的电压差为+（2-6）V表示；逻辑“0”以两线间的电压差为-（2-6）V表示。

LVDS：
低压差分信号传输，摆幅电压为350mV。需要在接收端增加100R的电阻来实现压差。

RS422：
也是一种差分的传输方式，比LVDS的差分电压高，此外其传输为发送和传输分开，为全双工的传输方式。

七、电感饱和后，感值下降

八、示波器采样

首先是非常有名的奈奎斯特采样定理，即即fs>=2f（fs为采样频率）。

假设已知方波的频率f1，那么对于周期性方波来说，其频谱成分可以简化为一次谐波、三次谐波、五次谐波的叠加，因此需要10倍频的采样频率才能将方波比较不失真的显示出来。

555法则
示波器的采样率为带宽的5倍以上
示波器带宽为被测信号5倍以上
示波器自身上升沿速度为被测信号上升沿的5倍以上

九、DDR3芯片的存储

DDR3芯片的总存储容量（单位bit）满足：
容量=行数列数bank数*位数

十、电压驻波比与回波损耗的对应关系是

电压驻波比越低，回波损耗越高

电压驻波比：电压波峰与波谷之比
回波损耗：反射波功率/入射波功率