UltraScale Architecture GTY Transceivers 学习

Xilinx UltraScale™体系结构是第一个ASIC类All Programmable体系结构，用于通过智能处理实现每秒几百千兆位的系统性能，同时有效地在芯片上路由和处理数据。基于超大规模体系结构的设备通过使用业界领先的技术创新，包括下一代路由、ASIC类时钟、3D-on-3DIC、多处理器SoC(MPSoC)技术和新的功率降低特性，解决了大量高带宽、高利用率的系统需求。这些设备共享许多构建块，提供跨过程节点和产品族的可伸缩性，从而利用跨平台的系统级投资。

Virtex UltraScale+设备在FinFET节点中提供最高的性能和集成能力，包括最高的串行I/O和信号处理带宽以及最高的片上存储器密度。作为业界最有能力的FPGA系列，Virtex UltraScale+设备非常适合于包括1+Tb/s网络和数据中心以及完全集成的雷达/预警系统的应用。
Virtex UltraScale设备在20nm处提供最大的性能和集成，包括串行I/O带宽和逻辑容量。作为业界仅有的20nm工艺节点的高端FPGA，该系列非常适合400G联网、大规模ASIC原型和仿真等应用。
Kintex UltraScale+设备在FinFET节点中提供最佳的价格/性能/瓦特平衡，为高端能力提供最具成本效益的解决方案，包括
收发器和存储器接口线路速率以及100G连接核心。我们最新的中档系列非常适合分组处理和DSP密集型功能，非常适合包括无线MIMO技术、Nx100G网络和数据中心的应用。
Kintex UltraScale器件提供20nm的最佳价格/性能/瓦特，并且包括中程器件、下一代收发器和低成本封装中的最高信号处理带宽，以实现性能和成本效益的最佳组合。该系列非常适合100G网络和数据中心应用中的数据包处理，以及下一代医学成像、8k4k视频和异构无线基础设施所需的DSP密集型处理。

Zynq UltraScale+MPSoC设备提供64位处理器可伸缩性，同时将实时控制与用于图形、视频、波形和分组处理的软硬件引擎相结合。集成基于ARM的高级分析系统和用于任务加速的片上可编程逻辑为包括5G无线、下一代ADAS和工业物联网的应用创造了无限的可能性。

UltraScale架构中的GTY收发器是功率高效的收发器，在UltraScale FPGA中支持500Mb/s到30.5Gb/s的线速率，在UltraScale+FPGA中支持32.75Gb/s的线速率。GTY收发器是可配置的，并与UltraScale architecture
的可编程逻辑资源紧密集成。

GTY收发机支持这些使用模式：
•PCI Express，修订版1.1/2.0/3.0
·SFF-8431(SFP+)
•10GBASE-R/KR
• Interlaken
•10Gb附件单元接口（XAUI），减少引脚扩展附件单元接口（RXAUI）、100Gb附件单元接口（CAUI）、40Gb附件单元
接口（XLAUI）
•公共分组无线接口（CPRI）开放基站体系结构倡议
（OBSAI）
•OC-48／192
•光信道传输单元：OTU-1、OTU-2、OTU-3、OTU-4
•系列RapidIO（SRIO）
•串行高级技术附件（SATA）、串行附加SCSI（SAS）
•串行数字接口（SDI）

与前几代FPGA的主要区别
•将线路费率支持提高到30.5Gb/s
•增强64B/66B和64B/67B变速箱支持
•改进的PRBS生成器和检查器
•支持PCIe Gen3的附加数据路径
•加强时钟，在支持64B/66B类型方面提供额外的灵活性互连逻辑中的协议

                                 

举例说明了四个GTYE3/4_CHANNEL基元和一个GTYE3/4_COMMON基元的聚类以形成Quad。
注意：GTY transceiver primitives在UltraScaleFPGA中称为GTYE3_COMMON和GTYE3_CHANNEL，在UltraScale+FPGA中称为GTYE4_COMMON和GTYE4_CHANNEL

四个GTYE3/4_CHANNEL基元与一个GTYE3/4_COMMON基元聚集在一起称为Quad或Q。
GTYE3/4_COMMON基元包含两个LC-.PLL（QPLL0和QPLL1）。这个GTYE3/4_COMMON仅在应用程序中使用LC-.PLL时才需要实例化。
每个GTYE3/4_CHANNEL基元由信道PLL、发射机和接收机组成。

 

在设计过程的早期就确定GTY transceiver Quads的位置以确保时钟资源的正确使用和在板设计期间促进信号完整性分析是一种常见的做法。通过在XDC文件中使用位置约束来实现。

每个GTY transceiver channel 和common primitive的位置由描述列号和列内相对位置的XY坐标系统指定。对于给定的设备/包组合，具有坐标X0Y0的transceiver 位于最低可用组的最低位置。

有两种方法可以为GTY transceiver 的设计创建XDC文件。首选方法是使用UltraScale FPGAs Transceivers Wizard。Wizard自动生成配置transceiver 的XDC文件模板，并包含GTY transceiver 放置信息的占位符。然后可以对向导生成的XDC文件进行编辑，以定制应用程序的操作参数和布局信息。
第二种方法是手动创建XDC文件。当使用这种方法时，您必须输入控制transceiver 操作的配置属性以及区块位置参数。必须注意确保正确输入配置GTY transceiver 所需的所有参数。

当应用程序需要LC-.PLL时，必须实例化GTYE3/4_COMMON primitive，如图所示

                                         

每个通道包含一个通道PLL（CPLL）。因此，参考时钟可以直接连接到GTYE3/4_CHANNEL primitive，而无需实例化GTYE3/4_COMMON primitive。

共享特征

参考时钟输入/输出结构
功能描述
GTYtransceiver 中的参考时钟结构支持两种操作模式：输入模式和输出模式。在输入操作模式中，您的设计在专用参考时钟I/O管脚上提供一个时钟，用于驱动Quad or channel PLLs。在输出操作模式中，来自同一Quad内四个通道中的任何一个的recovered clock（RXRECCLKOUT）可以被路由到专用参考时钟I/O引脚。然后该输出时钟可以用作不同位置的参考时钟输入。在运行时无法更改操作模式。
输入方式
参考时钟输入模式结构如图2-1所示。输入在内部以50Ω结束，每个支路到4/5MGTAVCC的超大规模FPGA，到满MGTAVCC的超大规模+FPGA。参考时钟在软件中用用于超大规模FPGA的IBUFDS_GTE3软件原语和用于UltraScale+FPGA的IBUFDS_GTE4原语实例化。
控制参考时钟输入的端口和属性绑定到IBUFDS_GTE3/4软件原语。