在设计中，输入信号一般来说你是不知道上一级是寄存器输出还是组合逻辑输出，那么对于本级来说就是一根导线，也就是wire型。而输出信号则由你自己来决定是寄存器输出还是组合逻辑输出，wire型、reg型都可以。但一般的，整个设计的外部输出（即最顶层模块的输出），要求是寄存器输出，较稳定、扇出能力也较好。
为什么在verilog中要定义wire?
有几种情况变量需要定义成wire。
第一。assign 语句
例如：
reg a,b;
wire and_result;
...
assign and_result =a&&b;
你可以试试把wire定义成reg。综合器会报错。
第二。元件例化时候的输出必须用wire（文昊注：例化时输入用reg 例化模块的时候，模块的输入端和输出端是不是只能接wire型的变量？
教父 (2014-5-26 12:10:34)
这个看你的代码是怎么设计的了， 输出定义为wire, 输入信号如果只是模块之间的连线那就定义成wire， 如果中间你用时钟信号采样的话， 那就定义成reg。
wgej1987 (2014-5-26 15:48:38)
不懂你的意思，输入是什么你又不知道，模块输出一般都是reg输出，这样做容易分析timing吧。sv不是都用logic了吗
zhuyuefeng2009 (2014-5-26 16:02:27)
回复 3# wgej1987 我的意思是在例化的时候语法上的限制条件。比如有一个模块 A(input a,output b) 例化的时候 A fdff(.a(XXXX),.b(VVVV))XXXX和VVVV的类型有没有限制
lddyx123 (2014-5-26 16:25:31)
没有限制，寄存器类型也没问题。
）
例如：
wire dout;
ram u_ram
(
...
.out(dout)
...
);
wire按照国外的教材上面的定义：
wire为无逻辑连线。只做连线，wire本身是不带逻辑性的，所以输入什么输出就是什么。所以你尝试着用always语句对wire变量赋值。综合器就会报错。
那么你可能会问。assign c =a&&b不是就是对wire的赋值吗？
其实并非如此。综合器综合时将a&&b综合成ab经过一个与门。而c只是连接到与门输出的线。正真综合出与门的是&&。而不是c。
更多详情可参考 http://www.cnblogs.com/thymon/archive/2010/06/09/1754541.html