VHDL代码风格

现在越来越少人用VHDL了，不过偶尔会碰到，还是要写一下。

跟《Verilog代码风格》一样，这里也给出VHDL的代码风格。

因为VHDL是不区分大小写的，所以这里的端口、信号等，统一使用传统命名。

有的人会把关键词写成大写，其它用小写。我这里全部使用小写，避免打字麻烦。

1、端口。

输入、输出和双向端口前面加i_、o_、io_前缀，以便区分。

2、信号、变量、常量、类属。

也是分别加上g_、s_、c_、v_以便区分。

3、不依赖默认的优先级，都加上括号。

4、process不要过于复杂。

一个输出就写一个process，除非是关联性很大的几个输出，可以写在一起。

5、元件例化不要加逻辑。

不使用隐式元件例化，在端口映射中，不加其它逻辑，如：AND、OR等。

元件例化只完成接线的功能，加了其它逻辑，会影响分析代码。

6、提高元件例化的可读性。

如果用到元件例化，要用AsciiArtStudio，画好连接图，转成Ascii码，放在对应的地方。

如果有状态机，也要画状态转换图。

7、顶层文件加_top后缀，testbench文件加_tb后缀。

8、做好缩进。

9、命名不使用拼音，要简单易懂。