RISC-V E300 SOC架构介绍——4.时钟产生

CLOCK GEN模块支持多种可替换的时钟产生方案来支持应用需求，本章主要介绍E300的时钟产生的基本结构，时钟的寄存器配置介绍在第五章（AON）和第七章（PRCI）

1. 时钟产生基本架构
   下图给出E300的时钟产生方案。
   

     大部分芯片内部的数字时钟来自于由PLL或者可调振荡器产生的高频时钟：hfclk
     PLL由片上振荡器或者外部的晶振驱动
     tlclk(TileLink bus clock) 频率固定，并且和处理器核时钟coreclk相同，每个外设都可以由tlclk产生局部时钟
     AON模块包括RTC时钟电路，并且可以由三种低频时钟源驱动：晶振32.768KHz、片上RC振荡器、或者是由hfclk分频的时钟
     测试模式可以选择JTAG测试时钟（TCK）驱动所有的时钟树来支持scan
   

2. 配置寄存器：

hfrosccfg	HFROSC	高频环形振荡器
hfxosccfg	HFXOSC	高频晶振
pllcfg	HFPLL	高频PLL