Verilog语法之function函数

function [1:0] dataout;
input a;
input[1:0] b;
integer k;
    if(a)
        for(k=0;k<1;k=k+1)begin
            dataout = b[k]^b[k+1];
        end
    else
        dataout = 2'd0;   
endfunction

assign dout = dataout(en,din);