VHDL——含异步清零和同步使能的加法计数器源程序

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
--------------------------------------------------------------------
entity counter is
  port( clk,ret,en    :  in   std_logic;   --定义时钟、异步复位、同步使能信号
        cq            :  out  std_logic_vector(3 downto 0);    --计数结果
        cout          :  out  std_logic   --进位信号
       );      
end counter;
--------------------------------------------------------------------
architecture behave of counter is
  begin
    process(clk,ret,en) 
      variable  cqi :  std_logic_vector(3 downto 0);   
      begin
        if  ret='0' then  cqi:= "0000";-- 计数器异步复位
          elsif  clk'event  and  clk='1' then--检测时钟上升沿
            if  en='1' then--检测是否允许计数（同步使能）
              if  cqi<15  then cqi:=cqi+1;
              else  cqi:= "0000";
              end if;
            end  if;
        end if;
        if  cqi>9  then  cout<='1';--输出进位信号
           else    cout<='0';
        end if;
       cq<=cqi;--计数值向端口输出
     end  process;
  end  behave;