Xilinx FPGA中如何设置LVDS差分信号

Xilinx FPGA中如何设置LVDS差分信号

1. 什么是lvds差分信号（选自百度百科）

LVDS（Low Voltage Differential Signal）是一种低振幅差分信号技术。它使用幅度非常低的信号（约250mV）通过一对差分PCB走线或平衡电缆传输数据。它能以高达数千Mbps的速度传送串行数据。由于电压信号幅度较低，而且采用恒流源模式驱动，故只产生极低的噪声，消耗非常小的功率，甚至不论频率高低功耗都几乎不变。此外，由于LVDS以差分方式传送数据，所以不易受共模噪音影响。

LVDS最早是由美国国家半导体公司（National Semiconductor）提出的一种高速信号传输电平。LVDS以其固有的低电压、低功耗和有利于高速传输等特点，越来越成为宽带高速系统设计的首选接口标准。目前，LVDS技术在通信领域的应用更是日益普及，尤其是在基站、大型交换机以及其它高速数据传输系统中，LVDS正在发挥着不可替代的作用。

特点

LVDS之所以成为目前高速I/O接口的首选信号形式来解决高速数据传输的限制，就是因为它在传输速度、功耗、抗噪声、EMI等方面具有优势。

①高速传输能力。理论极限速率为1.923Gbps，恒流源模式、低摆幅输出的工作模式决定着IVDS具有高速驱动能力。
②低功耗特性。LVDS器件是用CMOS工艺实现的，而CMOS能够提供较低的静态功耗；当恒流源的驱动电流为3.5mA，负载（100Ω终端匹配）的功耗仅为1.225mW；LVDS的功耗是恒定的，不像CMOS收发器的动态功耗那样相对频率而上升。恒流源模式的驱动设计降低了系统功耗，并极大地降低了频率成分对功耗的影响。虽然当速率较低时，CMOS的功耗比LVDS小，但是随着频率的提高，CMOS的功耗将逐渐增加，最终需要消耗比LVDS更多的功率。通常，当频率等于200MSps时，LVDS和CMOS的功耗大致相同。
③供电电压低。随着集成电路的发展和对更高数据速率的要求，低压供电成为急需。降低供电电压不仅减少了高密度集成电路的功率消耗，而且减少了芯片内部的散热压力，有助于提高集成度。LVDS的驱动器和接收器不依赖于特定的供电电压特性，这决定了它在这方面占据上峰。
④较强的抗噪声能力。差分信号固有的优点就是噪声以共模的方式在一对差分线上耦合出现，并在接收器中相减，从而可消除噪声，所以LVDS具有较强的抗共模噪声能力。
⑤有效地抑制电磁干扰。由于差分信号的极性相反，它们对外辐射的电磁场可以相互抵消，耦合得越紧密，泄放到外界的电磁能量就越少，即降低了EMI。
⑥时序定位精确。由于差分信号的开关变化是位于两个信号的交点。而不像普通单端信号依靠高低两个阀值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，有利于高速数字信号的有效传输。
⑦适应地平面电压变化范围大。LVDS接收器可以承受至少士1V的驱动器与接收器之间的地的电压变化。由于IVDS驱动器典型的偏置电压为+1.2V，地的电压变化、驱动器的偏置电压以及轻度耦合到的噪声之和，在接收器的输入端，相对于驱动器的地是共模电压。当摆幅不超过400mV时，这个共模范围是+0.2V-+2.2V，进而，一般情况下，接收器的输入电压范围可能在0V~+2.4V内变化。
正是因为LVDS具有上述的主要特点，才使得HyperTansport（by AMD），Irfiniband（ly Intel），PCI-Express（by Intel）等第三代I/O总线标准（3G IO）不约而同地将低压差分信号（IVDS）作为下一代高速信号电平标准。

2 Xilinx FPGA中如何设置LVDS差分信号

Xilinx的FPGA中LVDS的实现主要是使用原语来实现的，FPGA芯片的引脚结构如下图所示：是一个较为复杂的结构。

当使用xilinx的原语时，FGPA在综合时就会自动使用FPGA的相关资源。
想输入就这么写：

IBUFDS signal_in_diff(   
 .O(led_signal),
 .I(signal_in_p),
 .IB(signal_in_n)
);

想输出你就这么写：

OBUFDS signal_out_diff(
.O(signal_out_p),
.OB(signal_out_n),
.I(signal_out)
);

输入输出端口设置好以后，还需要给管脚设置约束，采用LVDS，如下：

set_property -dict {PACKAGE_PIN K25 IOSTANDARD LVDS} [get_ports signal_out_n]
set_property -dict {PACKAGE_PIN L25 IOSTANDARD LVDS} [get_ports signal_out_p]

这样，综合的代码就可以实现lvds传输了。

3. 注意事项

1 分配管脚时，只要指定LVDS信号的p端（+）,则n端（-）会自动分配。在verilog代码中只要一个信号接口即可，无需在代码中定义一个差分对接口；
2 LVDS传输要求PCB布线时采用等长布线。要在FPGA上进行扩展时，FMC接口上有相应的LVDS差分接口。
3 常用的TTL类型的引脚，是通过电压进行传输信号的，而LVDS类型的引脚，是通过恒电流进行传输信号的，传输距离更长。如果采用TTL电平进行传输，传输距离20cm已经到了极限，而采用LVDS进行传输，传输距离可以轻松达到几米远。
4 这种原语的方式只适用于Xilinx的FPGA，而Alter或者紫光的FPGA则不一定适用。