FPGA内部时钟网络及锁相环PLL

一、全局时钟网络信号，从时钟引脚输入

       1、全局复位，时钟使能要在时钟引脚输入，增强扇出系数

　　 2、时钟引脚支持的常用电平标准为,LVTTL3.3,LVDS2.5,LVPECL(针对高速时钟)

FPGA内部时钟网络及锁相环PLL_第1张图片

二、局部钟网络信号，从时钟引脚输入

       1、局复位，在其服务区内能减小延时和歪斜

　　 2、缺点：逻辑必须使用lockedlogic锁定， 所以一旦全局时钟不够，在使用局部时钟

　　 FPGA内部时钟网络及锁相环PLL_第2张图片

 

三、PLL 分为左右，上下锁相环，与其时钟的的区域bank相对应

四：左右bank为真lvds可以直接输出，输入加匹配电阻。。。。。。而上下bank则为假LVDS输出要加三个电阻才能输出

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