FPGA时钟约束

       时序约束是一个非常重要的内容，而且内容比较多，比较杂。因此，很多读者对于怎么进行约束，约束的步骤过程有哪些等，不是很清楚。根据以往项目的经验，把时序约束的步骤，概括分成四大步，分别是时钟的约束、input delays的约束、output delays的约束和时序例外。

时序约束是有先后的，首先要做时钟约束、其次是input delays约束、再次是output delays约束，最后才是时序例外的约束。这是一个完整的大步骤，也就是说我们在项目开始阶段就可以约束我们的时钟，把我们时钟的频率、周期、来源等等定义好。这一步做完之后，先不要做二三四步。这时候我们要完成我们的设计，要把我们内部的时序都完成之后才做第二步设置“input delays”，比如说我们从外部进来的一个情况。第三步output delays，也就是说要往下游器件发送的一个时序情况。当这一二三步都做完之后，我们在最后项目的阶段才做一个时序例外的情况。时序例外也就是说哪些时序是不需要分析的，这种情况要设置好。最后我们才能把整个时序约束完成。

以上是大的步骤，但事实上每一个步骤又可以细分成很多种情况。例如时钟约束，时钟可以分很多种，一种是差分时钟，一种是管脚进来的时钟、还有我们PLL产生时钟等等。还有一种是有数据但没有时钟的情况。input delays、output delays 也有很多种，我们到底要怎么样去分析，怎么去看。明德扬就把这四个步骤再进行细化，就是根据情况来分别列出来。