Altium Designer遇到的坑

error:"net xx has only pin…"这个错误发生在某个与VCC单独相连的pin上面，是因为引脚不能单独接VCC吗？！百度了很久也没有找到合理的解释。网上的解决办法是找到元件库更改引脚属性为passive，但试了一下问题依然存在，还有一个曲线救国的办法就是打开project→project options→Error Reporting，找到net has only pin，将Report Mode改成warning，这样编译的时候就不会报错了，变成warning了，不影响生成PCB。还可以在报错的引脚上放置一个 no ERC标志，就是那个红色的"X",这样报错的针脚下面的红色波浪线就消失了，再次编译就可以通过了。ERC即Electrical Rule Check电气检查，包括在线电气检查Online DRC和批次电气检查Batch DRC，上面元件报错"net has only one pin"，引脚出现红色的波浪线就ODRC的结果。放置红×标志(place non-specific no ERC)应该就是跳过电气检查的作用。

"visible grid",原理图上的可视栅格，习惯性通常设置捕捉栅格(set snap grid)为10mil来控制光标每次移动的距离为一格，不然的话元器件的引脚无法对准栅格，线对不准，有的时候原理图抽风了，可视栅格一小格的距离变成了100mil，又或者无论设置捕捉栅(snap grid)为多少，原理图都对不准栅格，如果原理图已经画好了，问题不大，要是在画原理图的过程中突然抽风，那可是令人抓狂的，这个问题在几天前的ad实验考核中发生过一次，导致的后果就是换了一部机器才正常，比别人慢了一拍……奇怪的是原理图总会抽风，PCB倒一直没什么问题，设置snap grid 为10mil，一格的距离就是10mil，永远不会变。

原理图整体对准栅格的方法：Ctrl A选中原理图，Edit→Align→Align to grid(对齐栅格)，有时候原理图抽风也会无效的。

还有一个方法是DXP→Preferences→Schematic→Grids，把Visible Grids的大小全部设置为10mil,这时候会发现格子会变得特别小，不推荐这种做法。

到最后我发现，原来系统默认的snap grid的大小是100mil，只需设置snap grid为100mil就好，这是针对原理图的(笑哭)。