FSM有限状态机设计（Logisim）

第1关：时序逻辑电路的分类

第2关：6进制递增计数器——状态转换组合逻辑设计

实验任务

完成6进制递增计数器的状态转换组合逻辑的设计。

 

点击生成即可

第3关：6进制递增计数器——输出函数组合逻辑设计

 

 

第4关：6进制递增计数器——状态机组装

 

当我们采用D触发器作为存储元件时：
1）存储单元为若干个D触发器构成的基本寄存器，我们称之为状态寄存器；
2）根据D触发器的特征方程Y=D=f(w,Q)（次态等于激励），状态转换组合逻辑的输出Y（即次态Q(t+1)）也就是状态寄存器的激励函数D； 3）状态寄存器的输出Q（即现态Q(t)）反馈到状态转换组合逻辑和输出函数组合逻辑的输入端。

第5关：10进制可逆计数器——状态转换组合逻辑设计

生成电路即可

第6关：10进制可逆计数器——输出函数组合逻辑设计

第7关：10进制可逆计数器——状态机组装

当我们采用D触发器作为存储元件时：
1）存储单元为若干个D触发器构成的基本寄存器，我们称之为状态寄存器；
2）根据D触发器的特征方程Y=D（次态等于激励），状态转换组合逻辑的输出Y（即次态函数）也就是状态寄存器的激励函数D； 3）状态寄存器的输出Q（即现态）反馈到状态转换组合逻辑和输出函数组合逻辑的输入端。