design rules check: S rules

Scannability Rules (S Rules)

根据library cells和pre-existing scan segments进行scan substitution和stitching。

对于library cells来说，一个简单的cell可能只包括单个memory element，存在non-scan版本和等价的扫描版本。在这种情况下，必须在memory element上执行S-rule checking。更复杂一些的library cell可能包括一些memory elements，在non-scan模型被scan模型替代后，不能变为scan path的一部分，S-rules只在变成scan path的部分运行。对于复杂的scan模型，包括多个scan input和scan output pins，在这种情况下，工具识别控制这些嵌入式scan segments的时钟，并在S-rules分析期间只target这些时钟。最后，在任意Verilog modules上指定pre-stitched scan segments，在这种情况下，S-rules根据时钟和set/reset pins再次执行。在stitching完成之后，变成scan path的一部分的特定memory elements被称作scan path memory elements。

设计中的时序元素，工具主要执行两个checks。第一个check，S1，确保当所有定义的时钟——包括sets和resets——处于off-states，sequential elements保持稳定和inactive（不会改变）。第二个check，S，确保每个定义的时钟，在其他时钟为off时，sequential elements能够ca