计算机组成原理实验(已通关)-华中科技大学头歌Educoder(Logisim)

实验目录

实验一、计算机数据表示

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第1关 汉字国标码转区位码实验
第2关 汉字机内码获取实验
第3关 偶校验编码设计
第4关 偶校验解码电路设计
第5关 16位海明编码电路设计
第6关 16位海明解码电路设计
第7关 海明编码流水传输实验
第8关 16位CRC并行编解码电路设计
第9关 CRC编码流水传输实验

实验二、运算器设计

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第1关 8位可控加减法电路设计
第2关 CLA182四位先行进位电路设计
第3关 4位快速加法器设计
第4关 16位快速加法器设计
第5关 32位快速加法器设计
第6关 5位无符号阵列乘法器设计
第7关 6位有符号补码阵列乘法器
第8关 乘法流水线设计
第9关 原码一位乘法器设计
第10关 补码一位乘法器设计
第11关 MIPS运算器设计

实验三、存储系统设计

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第1关:汉字字库存储芯片扩展实验
第2关: MIPS寄存器文件设计
第3关:MIPS RAM设计
第4关:全相联cache设计
第5关:直接相联cache设计
第6关:4路组相连cache设计
第7关:2路组相连cache设计

实验四、控制器设计

MIPS CPU设计(HUST)
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第1关 单周期MIPS CPU设计
第2关 微程序地址转移逻辑设计
第3关 MIPS微程序CPU设计
第4关 硬布线控制器状态机设计
第5关 多周期MIPS硬布线控制器CPU设计(排序程序)
第6关 单周期CPU单级中断机制设计(构建中)
第7关 单周期CPU多级中断机制设计—硬件堆栈(构建中)
第8关 单周期CPU多级中断机制设计—内存堆栈(构建中)

实验五 单总线CPU设计(MIPS)

单总线CPU设计(现代时序)(HUST)
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第1关 MIPS指令译码器设计
第2关 单总线CPU微程序入口查找逻辑
第3关 单总线CPU微程序条件判别测试逻辑
第4关 单总线CPU微程序控制器设计
第5关 采用微程序的单总线CPU设计
第6关 现代时序硬布线控制器状态机设计
第7关 现代时序硬布线控制器设计

实验六、中断机制实现(MIPS)

MIPS单周期CPU设计(24条指令)(HUST)
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通关电路下载

第1关 单周期CPU(24条指令)
第2关 单周期MIPS+单级中断
第3关 多级嵌套中断(EPC硬件堆栈保存)
第4关 多级嵌套中断(EPC内存堆栈保存)

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