3维IC的三种实现方法【读论文】

【论文题目】Block-level 3D IC Design with through-silicon-via planning
【简介】该论文首先介绍了目前三维IC设计的三种方法，并基于第二种——块级设计方法提出了一种可缩短互连线长HPWL的算法。
【正题】

目前三维IC设计方法分为三类：core-level、block-level、gate-level，即分die设计，分块设计，以及门级设计。接下来对这三种设计方法及其优缺点进行简要介绍:

• Core-level：此设计方法便是直接将已有的二维IC版图结合在一起，通过在die与die之间插入信号、功率/接地、热以及虚拟TSV。该方法可单独制作每个die，然后堆叠或粘合在一起即可。该方法的首要优势便是可以全盘使用2D CAD 工具来设计每层die并复用这些高度优化的2D IC 版图。
• Block-level: 块级设计方法，利用已有的二维模块来布图三维结构，可将TSV插入到没有块占据的whitespace区域，该方法也可以单独制作每层die，然后堆叠或粘结所有die在一起。该方法主要优势便是可以复用已经高度优化的2D 模块，而无需大的修改。在三维制作过程中重新设计和优化每一个模块是成本是非常高的，因此三维设计中复用已有的设计好的模块是无法避免的。
• Gate-level:门级设计，顾名思义，便是将整个版图展平，然后在设计放置每个门和TSV的位置，然后再制作每个die，最后将die堆叠或者粘合。门级设计为三维版图提供了最大的自由性，可以自主决定门和TSV的位置，但这样前期工作就主要落在门的位置放置上。重新设计整个电路的成本是无法想象的，此外，该设计方法过程中的预粘合测试工作也会是一个非常复杂的任务。