SystemVerilog 控制流 - for 循环

SystemVerilog 是一种硬件描述语言（HDL），广泛用于硬件设计和验证。在 SystemVerilog 中，for 循环是一种常用的控制流结构，用于重复执行一段代码。本文将详细介绍 SystemVerilog 中的 for 循环，并提供相应的源代码示例。

在 SystemVerilog 中，for 循环有两种形式：基本的 for 循环和 foreach 循环。下面将分别介绍这两种形式的用法。

1. 基本的 for 循环

基本的 for 循环形式如下：

for (初始化语句; 终止条件; 循环迭代) begin
    // 循环体
end

其中，初始化语句用于初始化循环变量；终止条件是一个逻辑表达式，当其为真时循环结束；循环迭代用于更新循环变量的值。循环体是需要重复执行的代码块。

以下是一个基本的 for 循环的示例代码，用于计算从 1 到 10 的整数之和：

module for_loop_example;
    
    reg [31:0] sum;
    
    initial begin
        sum = 0;
        for (int i = 1; i <= 10; i = i + 1) begin
            sum = sum + i;
        end
        $display("Sum: %d", sum);
    end
    
endmodule

在上述示例代码中，我们使用一个循环变量 i 来迭代从 1 到 10 的整数