- 基于FPGA的UDP协议栈设计第二章_IP层设计
顺子学不会FPGA
UDP协议栈设计udptcp/ip网络fpga开发
文章目录前言:IP层报文解析一、IP_TX模块一、IP_RX模块总结前言:IP层报文解析参考:https://blog.csdn.net/Mary19920410/article/details/59035804版本:IP协议的版本,4bit,IPV4-0100,IPV6-0110首部长度:IP报头的长度。固定部分的长度(20字节,5个32bit,一般就填5)和可变部分的长度之和。4bit。最大为
- verilog 从入门到看得懂---verilog 的基本语法数据和运算
DKZ001
fpga开发
笔者之前主要是使用c语言和matab进行编程,从2024年年初开始接触verilog,通过了一周的学习,基本上对verilog的语法有了基本认知。总统来说,verilog的语法还是很简单的,主要难点是verilog是并行运行,并且强烈和硬件实际电路相关,在设计到的时候需要考虑时序问题和可综合问题。时序问题:因为verilog是基于硬件实现,在实现的时候要考虑到硬件电路的建立时间和稳定时间,所以会遇
- 【vivado】fpga时钟信号引入
刘小适
日拱一卒XilinxSoCFPGAfpga开发
FPGA的时钟信号一般由板上晶振经由时钟引脚引入,有时由于工程需要也会从pin脚引入其他外部时钟,这时为了该时钟能够正常工作,满足xilinxfpga的外部时钟引入规则。一、从专用的MRCC/SRCC时钟引脚引入对于XilinxFPGA来说必须使用片上的MRCC或者SRCC引脚来把外部时钟信号引入FPGA、添加相关的时钟约束,然后再在FPGA上使用这些引入的时钟。二、从其他IO引入外部时钟如果设计
- Verilog语法-参数(parameter,localparam)
刘小适
Verilog设计硬件架构fpga开发
一、参数的用途Veilog中参数的关键词为parameter、localparam,它们在verilog模块的主要用途有两个:第一是便于阅读;第二是便于进行模块的修改。便于阅读很好理解,将代码中常用的数值参数化,用对应的逻辑含义来进行参数命名,这样变提高了代码的逻辑可读性。便于修改主要是两个方面,一方面是在要对代码中多处重复出现的同一值进行修改时,容易出现漏改错改的现象,使用参数后,便只用修改参数
- verilog中,何时用reg和wire
四臂西瓜
其他fpga开发FPGA
何时用?组合逻辑用wire,时序逻辑用reg。reg可以存储数据,wire则就是一根线,只能传递数据。比如?时序逻辑always@(posedgeclkornegedgerst_n)begin//bigrivergoestotheeastendinitialbegin//AllthestartfollowsBeidouend组合逻辑assignhey=hey;//Bagayalualways@(*
- FPGA常用通信协议 —UART(二)---UART接收
毛豆仙人
fpga开发
一、信号说明因为是接收端,所以输入的是RX,发送端一次发8位串行数据,在本模块中,要接收这8位数据并转换为并行数据,因为最终要实现数据的回环,这8位并行数据会在下一个模块中被转换为串行数据再发出去,需要一个数据有效信号,当它拉高时表示八位数据接收完成,可以进行并串转换并发送了。时钟采用50Mhz,下面是信号列表reg1,reg2,reg3rx打拍后的信号work_en拉高表示正在接收信号bote_
- FPGA-AXI4总线介绍
北纬二六
AXI协议学习fpga开发
下一节:AXI接口时序解读AXI总线概述Xilinx软件官方axi协议有以下三种:AXI4:是面向高性能传输且带有存储地址映射的,最大允许256次数据突发传输。AXI4-Lite:轻量级的地址映射传输。AXI4-Stream:无地址映射,允许无限制数据突发传输。AXI4总线关键信号解释1.写地址通道信号(代表写地址控制信号等)AWID:写地址IDAWADDR:写地址,一次突发传输的起始地址AWLE
- FPGA_AXI4总线
neufeifatonju
FPGAAXI4
转至https://blog.csdn.net/yake827/article/details/41485005(一)AXI总线是什么?AXI是ARM1996年提出的微控制器总线家族AMBA中的一部分。AXI的第一个版本出现在AMBA3.0,发布于2003年。当前的最新的版本发布于2010年。AXI4:主要面向高性能地址映射通信的需求;AXI4-Lite:是一个简单地吞吐量地址映射性通信总线;AX
- 如何成为fpga工程师
宸极FPGA_IC
fpga开发fpga硬件工程嵌入式硬件
FPGA的应用领域非常的广,尤其再人工智能,大数据,云计算等等方向非常吃香。加上国家这两年的政策支持,整个芯片行业相比较其他的传统行业来说会好很多,总之前景是光明的,道路是曲折的,想要在人才密集度高且资金密集度高的行业生存,我们要多关注自身能力的提高,以适应行业的不断变化!最近有很多人在问小编要如何学习FPGA,今天闲暇无事就来码字聊聊,欢迎有不同看法的知友一起留言讨论。如何成为一名FPGA工程师
- 【EDA概述】
Winner1300
EDAfpga开发
文章目录前言一、EAD技术的发展二、FPGA和CPLD有什么区别三、FPGA应用?四、FPGA技术开发与单片机技术开发发展前景五、FPGA技术开发和单片机技术开发各自的薪资水平如何六、如何学习FPGA总结前言提示:这里可以添加本文要记录的大概内容:EDA技术提示:以下是本篇文章正文内容,下面案例可供参考一、EAD技术的发展EDA技术的发展主要经历了以下四个阶段:雏形时期:20世纪60年代中期到70
- System Verilog学习笔记(十二)——数组(2)
颖子爱学习
SystemVerilog学习笔记学习笔记
SystemVerilog学习笔记(十二)——数组(2)动态数组在编译时不会为其定制尺寸,而是在仿真运行时来确定动态数组一开始为空,需要使用new[]来为其分配空间声明方式intdyn[],d2[];//声明了两个动态数组initialbegindyn=new[5];//包含5个元素foreach(dyn[j])dyn[j]=j;//初始化元素d2=dyn;//拷贝数组dyn.delete();/
- #FPGA(基础知识)
GrassFishStudio
fpga开发
1.IDE:QuartusII2.设备:CycloneIIEP2C8Q208C8N3.实验:正点原子-verilog基础知识4.时序图:5.步骤6.代码:
- xilinx FPGA 除法器IP核(divider)的使用 vivado 2019.1
小 阿 飞
fpga开发
参考:xilinxFPGA除法器ip核(divider)的使用(VHDL&Vivado)_vivado除法器_坚持每天写程序的博客-CSDN博客一、创建除法IPvivado的除法器ip核有三种类型,跟ISE相比多了一个LuMult类型,总结来说就是LuMult:使用了DSP切片、块RAM和少量的FPGA逻辑原语(寄存器和lut),所以和Radix2相比占用fpga资源更少;可以选择有符号或者无符号
- 除法器 c语言 模拟,用Vivado-HLS实现低latency除法器
小小羊羊羊
除法器c语言模拟
GeorgeWang–XilinxDSPSpecialist1VivadoHLS简介XilinxVivadoHigh-LevelSynthesis(HLS)工具将C,C++,或者SystemC设计规范,算法转成RegisterTransferLevel(RTL)实现,可综合到XilinxFPGA。将DSP算法快速转到RTLFPGA实现将C至RTL时间缩短4倍基于C语言的验证时间缩短100倍RTL仿
- xilinx FPGA 乘法器 除法器 开方 IP核的使用(VHDL&ISE)
坚持每天写程序
xilinxfpgaip核使用例程(VHDL)FPGAVHDLISEfpga开发
目录一、乘法器ip核1.新建工程之后建一个ip核文件:2.配置ip核:3.编写顶层文件或者激励文件:第一种情况:这个是加了ce的第二种情况:这个是加了ce和sclr的第三种情况:这个是不加使能的乘法器的正确使用:第二天的新进展:最高位是1结果之所以出问题,是因为设置的时候我忘了改了,那个输入的类型默认是signed,即有符号位,大家一定要看清楚哟,按照自己需求,看是否设置最高位为有符号位二、除法器
- 数字信号处理基础----xilinx除法器IP使用
black_pigeon
FPGA数字信号处理数字信号处理基础补码
前言在进行数字信号处理的时候,计算是必不可少的,通常情况下,能够不用乘法器和除法器就不用乘除法器,可以采用移位和加减法的方式来完成计算。但在一些特殊情况下,希望采用乘除法,这时候在FPGA当中就需要专用的IP了。乘除法在FPGA当中实现起来是比较困难的一件事情。若直接在verilog代码中使用了乘法或者除法,其实最终对应到电路中,要么是采用大量的blockram来实现,要么是占用DSP资源。这种情
- 基于 RISC-V SoC 的 1024 点 FFT 设计(10-02-05)1024 点 FFT 的 RISC-V SoC 整体架构
新芯设计
第十篇章基于RVSoC的1024点FFT设计ICFPGASoCVerilog芯片设计硬件开发RISC-V
芯片原厂必学课程-第十篇章-基于RISC-VSoC的1024点FFT设计10-02-051024点FFT的RISC-VSoC整体架构新芯设计:专注,积累,探索,挑战文章目录芯片原厂必学课程-第十篇章-基于RISC-VSoC的1024点FFT设计10-02-051024点FFT的RISC-VSoC整体架构引言一、FFT系统的架构设计二、FFT系统的总线设计三、FFT系统的资源分析与功耗分析引言 本
- 基于FPGA的I2C接口控制器(包含单字节和多字节读写)
电路_fpga
FPGAFPGA基础模块fpga开发
1、概括 前文对IIC的时序做了详细的讲解,还有不懂的可以获取TI的IIC数据手册查看原理。通过手册需要知道的是IIC读、写数据都是以字节为单位,每次操作后接收方都需要进行应答。主机向从机写入数据后,从机接收数据,需要把总线拉低来告知主机,前面发送的数据已经被接收。主机在读取从机数据后,如果还需要继续读取数据,就要对从机做出应答,否则不应答。 另一个需要注意的是数据在时钟的低电平中间进行赋值,
- 【FPGA开发】HDMI通信协议解析及FPGA实现
Include everything
FPGA开发fpga开发
本篇文章包含的内容一、HDMI简介1.1HDMI引脚解析1.2HDMI工作原理1.3DVI编码1.4TMDS编码二、并串转换、单端差分转换原语2.1原语简介2.2原语:IO端口组件2.3IOB输入输出缓冲区2.4并转串原语`OSERDESE2`2.4.1`OSERDESE2`工作原理2.4.2`OSERDESE2`级联示意图2.4.3`OSERDESE2`工作时序图2.4.4`OSERDESE2`
- FPGA时钟资源与设计方法——IO延迟约束(Vivado)
CWNULT
fpga开发
目录1I/O延迟约束简介2IO约束指令3输入延迟(InputDelay)4输出延迟(OutputDelay)1I/O延迟约束简介Vivado对整个工程的时序进行分析时,只能分析内部的时序信息,对于外部的时序信息Vivado无法提供,在设计中要精确建模外部时序信息,必须为输入和输出端口提供输入输出延迟信息,而I/O延迟约束就是告知XilinxVivado集成设计环境(IDE)FPGA管脚外部的输入输
- Xilinx(AMD) 7系列FPGA配置引脚说明
CWNULT
加载配置篇fpga开发
xilinx7系列FPGA配置引脚下表详细描述了xilinx7系列FPGA所有配置引脚及其功能。PinNameBanktypeDirectionDescriptionCFGBVS0dedicatedIBank0电压选择,当Bank0电压为2.5v/3.3v时该引脚上拉到VCCO_0,如果Bank0工作于1.8V该引脚下拉接地。对于只能工作于1.8V的器件,该引脚不适用。(公用控制引脚)实际设计中:
- 【FPGA】高云FPGA之数字钟实验->HC595驱动数码管
凉开水白菜
FPGAfpga开发高云
高云FPGA之IP核的使用1、设计定义2、设计输入2.1数码管译码显示2.274HC595驱动2.3主模块设计3、分析和综合4、功能仿真6.1hex8模块仿真6.2HC595模块5、布局布线6、时序仿真7、IO分配以及配置文件(bit流文件)的生成8、配置(烧录)FPGA9、在线调试1、设计定义通过74HC595芯片点亮8位数码管,通过计时器实现数码管计时显示软件开发环境高云V1.99版本硬件开发
- vivado DSP Block
cckkppll
fpga开发
当对推理进行编码并以DSP块为目标时,建议使用签名算术运算,并且要求预加器结果有一个额外的宽度位,以便可以打包到DSP块中。Pre-AdderDynamicallyConfiguredFollowedbyMultiplierandPost-Adder(Verilog)Filename:dynpreaddmultadd.v//Pre-add/subtractselectwithDynamiccont
- 嵌入式 系统 开发 - 第一件事 “搭开发环境”
FOOLCODE
DSP数字信号处理芯片应用FPGA现场可编程门阵列芯片应用fpga开发
无论是对DSP,FPGA,或其他可编程芯片开发都要“搭开发环境”:懒得写太多字,画个图来扯淡吧!看看实际怎么搞的:)这张照片仅仅是老哥自己的一个DSP开发实际连结的搞法儿啊,上面的图是一个通用说明。公牛对母牛或者母牛对公牛说IloveU,其实目的是搞出来一个“犊子”,为了这个目标,公母牛在被窝里读了很多育犊“经”,就是不真"干",那就是个"完犊子",净”扯犊子“了。真的“干”的那个档口,我“靠”这
- FPGA时钟资源与设计方法——时钟抖动(jitter)、时钟偏斜(skew)概念讲解
CWNULT
fpga开发
目录1时钟抖动(clockjitter)2时钟偏斜(clockskew)1时钟抖动(clockjitter)时钟抖动(Jitter):时钟抖动指的是时钟周期的不稳定性,即:时钟周期随着时间发生变化。时钟抖动是由于晶振本身稳定性导致的,跟晶振本身的工艺有关,所以在设计中无法避免它能带来的影响,通常只能在设计中留有一定的余量。2时钟偏斜(clockskew)时钟偏斜(skew):时钟偏斜指电路中源时钟
- VPX信号处理卡设计原理图:9-基于DSP TMS320C6678+FPGA XC7V690T的6U VPX信号处理卡 信号处理 无线电通信
hexiaoyan827
fpga开发VPX信号处理卡信号处理无线电通信领域固态硬盘存储
一、概述本板卡基于标准6UVPX架构,为通用高性能信号处理平台,系我公司自主研发。板卡采用一片TIDSPTMS320C6678和一片Xilinx公司Virtex7系列的FPGAXC7V690T-2FFG1761I作为主处理器,Xilinx的AritexXC7A200T作为辅助处理器。XC7A200T负责管理板卡的上电时序,时钟配置,系统及模块复位,程序重配等。为您提供了丰富的运算资源。如图1所示:
- CPU,GPU,ASIC和FPGA简介
audrey-luo
服务器
计算机处理器是任何计算系统中至关重要的组件。在这个数字时代,了解CPU、GPU、ASIC和FPGA之间的区别对于优化整体性能至关重要。飞速(FS)将深入探讨CPU、GPU、ASIC和FPGA之间的区别,以增强您的技术知识,并决定如何选择合适的处理器。什么是CPU,GPU,ASIC,和FPGACPU、GPU、ASIC和FPGA是四种计算机处理器类型,在任何计算系统中都起着至关重要的作用,并且对整体性
- DPU技术的进步:赋予未来创新力量
audrey-luo
人工智能网络服务器运维AIGC
随着云计算和虚拟化技术的发展,网卡在功能和硬件结构方面也经历了四个阶段,即网卡、智能网卡、基于FPGA的DPU和DPUSoC网卡。本文将重点介绍这些不同类型的网络适配器和处理器,在硬件、可编程能力、开发和应用方面的特点。网卡的演进和应用传统的基本网卡,也被称为NIC或网络适配器,在计算机网络中的作用至关重要。它的主要功能是将数据转换为网络设备之间高效传输所需的格式。随着时间的推移,网卡的功能不断扩
- 使用 C++23 从零实现 RISC-V 模拟器(5):CSR
everystep_
c++23risc-v
文章汇总「从零实现模拟器、操作系统、数据库、编译器…」:https://okaitserrj.feishu.cn/docx/R4tCdkEbsoFGnuxbho4cgW2YntcRISC-V为每个hart定义了一个独立的控制状态寄存器(CSR)地址空间,提供了4096个独立的寄存器位置。每个hart都可以通过这个独立的CSR地址空间来配置、管理和监控其执行环境,实现对其控制状态的细粒度操作。接下来
- 基于Qt的RTL可视模拟器(VSRTL)配置
吹角连营G
qtubuntu系统架构
文章目录VSRTL介绍Qt5.15.2安装构建VSRTLVSRTL介绍寄存器传输逻辑的可视模拟器(VisualSimulationofRegisterTransferLogic,VSRTL)是一个可以描述、可视化和仿真数字电路的框架。VSRTL描述的电路可以作为独立的应用,也可以嵌入到基于Qt的C++应用中。基于RISC-V指令集的模拟器Ripes即使用VSRTL开发。VSRTL依赖于C++17工
- sql统计相同项个数并按名次显示
朱辉辉33
javaoracle
现在有如下这样一个表:
A表
ID Name time
------------------------------
0001 aaa 2006-11-18
0002 ccc 2006-11-18
0003 eee 2006-11-18
0004 aaa 2006-11-18
0005 eee 2006-11-18
0004 aaa 2006-11-18
0002 ccc 20
- Android+Jquery Mobile学习系列-目录
白糖_
JQuery Mobile
最近在研究学习基于Android的移动应用开发,准备给家里人做一个应用程序用用。向公司手机移动团队咨询了下,觉得使用Android的WebView上手最快,因为WebView等于是一个内置浏览器,可以基于html页面开发,不用去学习Android自带的七七八八的控件。然后加上Jquery mobile的样式渲染和事件等,就能非常方便的做动态应用了。
从现在起,往后一段时间,我打算
- 如何给线程池命名
daysinsun
线程池
在系统运行后,在线程快照里总是看到线程池的名字为pool-xx,这样导致很不好定位,怎么给线程池一个有意义的名字呢。参照ThreadPoolExecutor类的ThreadFactory,自己实现ThreadFactory接口,重写newThread方法即可。参考代码如下:
public class Named
- IE 中"HTML Parsing Error:Unable to modify the parent container element before the
周凡杨
html解析errorreadyState
错误: IE 中"HTML Parsing Error:Unable to modify the parent container element before the child element is closed"
现象: 同事之间几个IE 测试情况下,有的报这个错,有的不报。经查询资料后,可归纳以下原因。
- java上传
g21121
java
我们在做web项目中通常会遇到上传文件的情况,用struts等框架的会直接用的自带的标签和组件,今天说的是利用servlet来完成上传。
我们这里利用到commons-fileupload组件,相关jar包可以取apache官网下载:http://commons.apache.org/
下面是servlet的代码:
//定义一个磁盘文件工厂
DiskFileItemFactory fact
- SpringMVC配置学习
510888780
springmvc
spring MVC配置详解
现在主流的Web MVC框架除了Struts这个主力 外,其次就是Spring MVC了,因此这也是作为一名程序员需要掌握的主流框架,框架选择多了,应对多变的需求和业务时,可实行的方案自然就多了。不过要想灵活运用Spring MVC来应对大多数的Web开发,就必须要掌握它的配置及原理。
一、Spring MVC环境搭建:(Spring 2.5.6 + Hi
- spring mvc-jfreeChart 柱图(1)
布衣凌宇
jfreechart
第一步:下载jfreeChart包,注意是jfreeChart文件lib目录下的,jcommon-1.0.23.jar和jfreechart-1.0.19.jar两个包即可;
第二步:配置web.xml;
web.xml代码如下
<servlet>
<servlet-name>jfreechart</servlet-nam
- 我的spring学习笔记13-容器扩展点之PropertyPlaceholderConfigurer
aijuans
Spring3
PropertyPlaceholderConfigurer是个bean工厂后置处理器的实现,也就是BeanFactoryPostProcessor接口的一个实现。关于BeanFactoryPostProcessor和BeanPostProcessor类似。我会在其他地方介绍。PropertyPlaceholderConfigurer可以将上下文(配置文件)中的属性值放在另一个单独的标准java P
- java 线程池使用 Runnable&Callable&Future
antlove
javathreadRunnablecallablefuture
1. 创建线程池
ExecutorService executorService = Executors.newCachedThreadPool();
2. 执行一次线程,调用Runnable接口实现
Future<?> future = executorService.submit(new DefaultRunnable());
System.out.prin
- XML语法元素结构的总结
百合不是茶
xml树结构
1.XML介绍1969年 gml (主要目的是要在不同的机器进行通信的数据规范)1985年 sgml standard generralized markup language1993年 html(www网)1998年 xml extensible markup language
- 改变eclipse编码格式
bijian1013
eclipse编码格式
1.改变整个工作空间的编码格式
改变整个工作空间的编码格式,这样以后新建的文件也是新设置的编码格式。
Eclipse->window->preferences->General->workspace-
- javascript中return的设计缺陷
bijian1013
JavaScriptAngularJS
代码1:
<script>
var gisService = (function(window)
{
return
{
name:function ()
{
alert(1);
}
};
})(this);
gisService.name();
&l
- 【持久化框架MyBatis3八】Spring集成MyBatis3
bit1129
Mybatis3
pom.xml配置
Maven的pom中主要包括:
MyBatis
MyBatis-Spring
Spring
MySQL-Connector-Java
Druid
applicationContext.xml配置
<?xml version="1.0" encoding="UTF-8"?>
&
- java web项目启动时自动加载自定义properties文件
bitray
javaWeb监听器相对路径
创建一个类
public class ContextInitListener implements ServletContextListener
使得该类成为一个监听器。用于监听整个容器生命周期的,主要是初始化和销毁的。
类创建后要在web.xml配置文件中增加一个简单的监听器配置,即刚才我们定义的类。
<listener>
<des
- 用nginx区分文件大小做出不同响应
ronin47
昨晚和前21v的同事聊天,说到我离职后一些技术上的更新。其中有个给某大客户(游戏下载类)的特殊需求设计,因为文件大小差距很大——估计是大版本和补丁的区别——又走的是同一个域名,而squid在响应比较大的文件时,尤其是初次下载的时候,性能比较差,所以拆成两组服务器,squid服务于较小的文件,通过pull方式从peer层获取,nginx服务于较大的文件,通过push方式由peer层分发同步。外部发布
- java-67-扑克牌的顺子.从扑克牌中随机抽5张牌,判断是不是一个顺子,即这5张牌是不是连续的.2-10为数字本身,A为1,J为11,Q为12,K为13,而大
bylijinnan
java
package com.ljn.base;
import java.util.Arrays;
import java.util.Random;
public class ContinuousPoker {
/**
* Q67 扑克牌的顺子 从扑克牌中随机抽5张牌,判断是不是一个顺子,即这5张牌是不是连续的。
* 2-10为数字本身,A为1,J为1
- 翟鸿燊老师语录
ccii
翟鸿燊
一、国学应用智慧TAT之亮剑精神A
1. 角色就是人格
就像你一回家的时候,你一进屋里面,你已经是儿子,是姑娘啦,给老爸老妈倒怀水吧,你还觉得你是老总呢?还拿派呢?就像今天一样,你们往这儿一坐,你们之间是什么,同学,是朋友。
还有下属最忌讳的就是领导向他询问情况的时候,什么我不知道,我不清楚,该你知道的你凭什么不知道
- [光速与宇宙]进行光速飞行的一些问题
comsci
问题
在人类整体进入宇宙时代,即将开展深空宇宙探索之前,我有几个猜想想告诉大家
仅仅是猜想。。。未经官方证实
1:要在宇宙中进行光速飞行,必须首先获得宇宙中的航行通行证,而这个航行通行证并不是我们平常认为的那种带钢印的证书,是什么呢? 下面我来告诉
- oracle undo解析
cwqcwqmax9
oracle
oracle undo解析2012-09-24 09:02:01 我来说两句 作者:虫师收藏 我要投稿
Undo是干嘛用的? &nb
- java中各种集合的详细介绍
dashuaifu
java集合
一,java中各种集合的关系图 Collection 接口的接口 对象的集合 ├ List 子接口 &n
- 卸载windows服务的方法
dcj3sjt126com
windowsservice
卸载Windows服务的方法
在Windows中,有一类程序称为服务,在操作系统内核加载完成后就开始加载。这里程序往往运行在操作系统的底层,因此资源占用比较大、执行效率比较高,比较有代表性的就是杀毒软件。但是一旦因为特殊原因不能正确卸载这些程序了,其加载在Windows内的服务就不容易删除了。即便是删除注册表中的相 应项目,虽然不启动了,但是系统中仍然存在此项服务,只是没有加载而已。如果安装其他
- Warning: The Copy Bundle Resources build phase contains this target's Info.plist
dcj3sjt126com
iosxcode
http://developer.apple.com/iphone/library/qa/qa2009/qa1649.html
Excerpt:
You are getting this warning because you probably added your Info.plist file to your Copy Bundle
- 2014之C++学习笔记(一)
Etwo
C++EtwoEtwoiterator迭代器
已经有很长一段时间没有写博客了,可能大家已经淡忘了Etwo这个人的存在,这一年多以来,本人从事了AS的相关开发工作,但最近一段时间,AS在天朝的没落,相信有很多码农也都清楚,现在的页游基本上达到饱和,手机上的游戏基本被unity3D与cocos占据,AS基本没有容身之处。so。。。最近我并不打算直接转型
- js跨越获取数据问题记录
haifengwuch
jsonpjsonAjax
js的跨越问题,普通的ajax无法获取服务器返回的值。
第一种解决方案,通过getson,后台配合方式,实现。
Java后台代码:
protected void doPost(HttpServletRequest req, HttpServletResponse resp)
throws ServletException, IOException {
String ca
- 蓝色jQuery导航条
ini
JavaScripthtmljqueryWebhtml5
效果体验:http://keleyi.com/keleyi/phtml/jqtexiao/39.htmHTML文件代码:
<!DOCTYPE html>
<html xmlns="http://www.w3.org/1999/xhtml">
<head>
<title>jQuery鼠标悬停上下滑动导航条 - 柯乐义<
- linux部署jdk,tomcat,mysql
kerryg
jdktomcatlinuxmysql
1、安装java环境jdk:
一般系统都会默认自带的JDK,但是不太好用,都会卸载了,然后重新安装。
1.1)、卸载:
(rpm -qa :查询已经安装哪些软件包;
rmp -q 软件包:查询指定包是否已
- DOMContentLoaded VS onload VS onreadystatechange
mutongwu
jqueryjs
1. DOMContentLoaded 在页面html、script、style加载完毕即可触发,无需等待所有资源(image/iframe)加载完毕。(IE9+)
2. onload是最早支持的事件,要求所有资源加载完毕触发。
3. onreadystatechange 开始在IE引入,后来其它浏览器也有一定的实现。涉及以下 document , applet, embed, fra
- sql批量插入数据
qifeifei
批量插入
hi,
自己在做工程的时候,遇到批量插入数据的数据修复场景。我的思路是在插入前准备一个临时表,临时表的整理就看当时的选择条件了,临时表就是要插入的数据集,最后再批量插入到数据库中。
WITH tempT AS (
SELECT
item_id AS combo_id,
item_id,
now() AS create_date
FROM
a
- log4j打印日志文件 如何实现相对路径到 项目工程下
thinkfreer
Weblog4j应用服务器日志
最近为了实现统计一个网站的访问量,记录用户的登录信息,以方便站长实时了解自己网站的访问情况,选择了Apache 的log4j,但是在选择相对路径那块 卡主了,X度了好多方法(其实大多都是一样的内用,还一个字都不差的),都没有能解决问题,无奈搞了2天终于解决了,与大家分享一下
需求:
用户登录该网站时,把用户的登录名,ip,时间。统计到一个txt文档里,以方便其他系统调用此txt。项目名
- linux下mysql-5.6.23.tar.gz安装与配置
笑我痴狂
mysqllinuxunix
1.卸载系统默认的mysql
[root@localhost ~]# rpm -qa | grep mysql
mysql-libs-5.1.66-2.el6_3.x86_64
mysql-devel-5.1.66-2.el6_3.x86_64
mysql-5.1.66-2.el6_3.x86_64
[root@localhost ~]# rpm -e mysql-libs-5.1