FPGA基础之HLS

目录

一、HLS基本知识简述

HLS是什么？

1、HLS简介

HLS(High-Level Synthesis)高层综合，就是将 C/C++的功能用 RTL 来实现，将 FPGA 的组件在一个软件环境中来开发，这个模块的功能验证在软件环境中来实现，无缝的将硬件仿真环境集合在一起，使用软件为中心的工具、报告以及优化设计，很容易的在 FPGA 传统的设计工具中生成 IP。
传统的 FPGA 开发，首先写 HDL 代码，然后做行为仿真，最后做综合、时序分析等，最后生成可执行文件下载到 FPGA 使用，开发周期比较漫长。
使用 HLS，用高级语言开发可以提高效率。
因为在软件中调试比硬件快很多，在软件中可以很容易的实现指定的功能，而且做 RTL仿真比软件需要的时间多上千倍。
HLS使用模式

2、Intel HLS的编译器

借助 HLS 编译器，将高级语言开发的模块生成一个 IP，使用 FPGA 的工具可以合并到一个传统的 FPGA 设计里。

Intel 的 HLS，需要 Quartus prime 开发软件，采用标准的 C/C++开发环境，支持 Modelsim，C++编译器，但是同样的功能比 RTL 代码多占用百分之 10-15%的资源。

HLS工程的编译流程

HLS 编译器的用法以及输出

3、HLS相关知识概念

HLS是高层综合（High level Synthesis），是将C或者c++语言编译为FPGA能够读懂和运行的RTL级别的语言。

HLS包含下面这些阶段

• scheduling：确定每个时钟周期中执行哪些步骤
• Binding：确定哪些硬件资源会被用到
• 控制逻辑提取：提取控制逻辑，创建一个有限状态机（FSM：Finite state machine）来进行RTL的设计。
  HLS需要对相应的c代码进行下面的综合
• Area：用到的LUT，寄存器，BRAM和DSP48的数量
• 时延：函数算出所有输出用的时钟周期
• II（Initiation interval）:函数可以接受新的输入数据需要的时钟周期
• 循环迭代时延：运行一次循环需要的时钟周期
• 循环间隔时延：新运行一次循环需要的时钟周期
• 循环时延：运行循环需要的所有时钟周期
  vivado HLS需要进行的步骤
• 编译、执行（仿真）、调试相应的c语言代码
• 把c算法综合为RTL实现，在这个过程中可以使用优化指令
• 生成综合分析报告并分析设计
• 验证RTL的实现
• 打包RTL进入IP块
  vivado HLS软件需要的输入信息
• c函数用c/c++、SystemC、OpenCL API或者C kernel写成
• Constrains：资源限制，例如时钟周期、时钟不确定性、与FPGA目标板
• Directives：可选的过程，来实现特定的优化
• c测试台（c test bench）与相关文档
• HLS用c测试台来仿真c代码并且验证相应用c/RTL联合仿真得到的RTL输出
  vivado HLS软件输出的信息
• RTL实现文件，用HDL（hardware description language）语言写成，这是最重要的输出，有两种模式，VHDL语言和Verilog语言。这种实现文件会被作为IP块，并且可以被其他xilinx的设计工具所使用。
• 报告文档：综合、c/RTL协同仿真、IP封装的输出结果。
  Synthesis,optimization,analysis
• 创建工程，初始solution
• 验证相应的c没有错误
• 运行synthesis获得一系列结果
• 分析结果
  在HLS中有下面这些优化方法
• pipeline，在上个进程运行结束前开始下个进程
• 给函数、循环、区域指定时延
• 针对具体的操作指令同时运行
• 选择相应的I/O协议确保硬件可以与其他的设施相连接

4、HLS属于研究重点原因

高层次综合（High-level Synthesis）简称 HLS，指的是将高层次语言描述的逻辑结构，自动转换成低抽象级语言描述的电路模型的过程。所谓的高层次语言，包括 C、C++、SystemC 等，通常有着较高的抽象度，并且往往不具有时钟或时序的概念。相比之下，诸如 Verilog、VHDL、SystemVerilog 等低层次语言，通常用来描述时钟周期精确（cycle-accurate）的寄存器传输级电路模型，这也是当前 ASIC 或 FPGA 设计最为普遍使用的电路建模和描述方法。

1. 使用更高的抽象层次对电路建模，是集成电路设计发展的必然选择；
2. 高层语言能促进 IP 重用的效率；
3. HLS 能帮助软件和算法工程师参与、甚至主导芯片或 FPGA 设计。

二、HLS技术认识

• 与VHDL/Verilog有什么关系?
• HLS有哪些关键技术问题？
• 目前存在什么技术局限性？

1、与VHDL/Verilog关系

在 FPGA 硬件开发上，VHDL/Verilog 与 HLS 相比，就好比是几十年前的汇编语言与现在的 C 语言。RTL（寄存器传输级别，基于 VHDL/Verilog 语言）逐步发展，但 VLSI 系统的复杂性呈指数级增长，使 RTL 设计和验证过程成为生产力的瓶颈。
HLS（高级综合）通过提高抽象级别， 可以减少最初的设计工作量，设计人员可以集中精力描述系统的行为，而不必花费时间来实现微体系结构的细节，且验证被加速、设计空间探索(DSE)更快、定位新平台非常简单、软件工程师可以访问 HLS 等这些好处加在一起，减少了设计和验证时间，降低了开发成本，并降低了进行硬件项目的门槛，因此缩短了产品上市时间，并且在异构系统上使用硬件加速已成为更具吸引力的选择。但是在结果质量(QoR)上，HLS 工具还落后于 RTL，但 HLS 的开发时间少、生产率高这些优点还是当前用于快速原型设计和较短上市时间的可行选择。

2、关键技术问题

字长分析和优化
FPGA 的一个最主要特点就是可以使用任意字长的数据通路和运算。因此，FPGA 的 HLS 工具不需要拘泥于某种固定长度（如常见的 32 位或 64 位）的表达方式，而可以对设计进行全局或局部的字长优化，从而达到性能提升和面积缩减的双重效果。
循环优化
循环优化一直是 HLS 优化方法的研究重点和热点，因为这是将原本顺序执行的高层软件循环有效映射到并行执行的硬件架构的重点环节。
一个流行的循环优化方法，就是所谓的多面体模型，即 Polyhedral Model。多面体模型的应用非常广泛，在 HLS 里主要被用来将循环语句以空间多面体表示，然后根据边界约束和依赖关系，通过几何操作进行语句调度，从而实现循环的变换。需要指出的是，多面体模型在 FPGA HLS 里已经取得了相当的成功，很多研究均证明多面体模型可以帮助实现性能和面积的优化，同时也能帮助提升 FPGA 片上内存的使用效率。
对软件并行性的支持
C/C++与 RTL 相比，一个主要的区别是，前者编写的程序被设计用来在处理器上顺序执行，而后者可以通过直接例化多个运算单元，实现任务的并行处理。
随着处理器对并行性的逐步支持，以及如 GPU 等非处理器芯片的兴起，C/C++ 开始逐渐引入对并行性的支持。例如，出现了 pthreads 和 OpenMP 等多线程并行编程方法，以及 OpenCL 等针对 GPU 等异构系统进行并行编程的 C 语言扩展。
因此作为 HLS 工具，势必要增加对这些软件并行性的支持。例如，LegUp 就整合了度 pthreads 和 OpenMP 的支持，从而可以实现任务和数据层面的并行性。

3、存在的技术局限性

• 字长分析和优化需要 HLS 的使用者对待综合的算法和数据集有深入的了解，这也是限制这种优化方式广泛使用的主要因素之一。
• HLS 工具的结果质量（QoR）往往落后于手动寄存器传输级别（RTL）流程的质量。
• 在性能和执行时间上，HLS 设计的平均水平明显较差，但在延迟和最大频率方面，与 RTL 差异不那么明显，且 HLS 方法还会浪费基本资源，平均而言，HLS 使用的基本 FPGA 资源比 RTL 多 41%，在以千位为单位的 BRAM 使用情况的论文中，RTL 更胜一筹。

三、参考资料

FPGA基础知识（二）HLS相关知识.