FPGA中实现PLL分频

可以通过创建原理图的方式来实现，具体流程可以参考我的另一篇文章（调用滤波器）。

产生的原理图为：

测试代码如下：

`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date: 2021/08/13 10:30:44
// Design Name: 
// Module Name: tb_PLL
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module tb_PLL();
reg clk_in1_0;
reg reset_0;
wire clk_out1_0;
wire clk_out2_0;
wire clk_out3_0;
wire clk_out4_0;

initial begin
    clk_in1_0 = 1'b1;
    reset_0=1'b1;
    repeat(2) @(negedge clk_in1_0)
    reset_0=1'b0;
end

PLL_wrapper PLL1(
        .clk_in1_0(clk_in1_0),
        .clk_out1_0(clk_out1_0),
        .clk_out2_0(clk_out2_0),
        .clk_out3_0(clk_out3_0),
        .clk_out4_0(clk_out4_0),
        .reset_0(reset_0)
);

always begin
    #10 clk_in1_0=~clk_in1_0;
end
endmodule

完成这些后，进行功能仿真即可查看波形。