verilog的wire和reg

1.wire可以理解为物理连线，不可用于always块中,常用assign语句赋值。
2.reg具有存储性质。always块中的每个信号必须定义为reg型。

3.阻塞赋值可以是wire赋值，也可以是reg的赋值。
4.非阻塞赋值只能是reg的赋值。在硬件电路上的理解为并行执行的赋值语句。