verilog 中if的使用，以及input output inout 使用

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if 语句只能用于过程块中，所谓过程块语句是指由initial和always语句引导的执行语句集合。除了这两块语句引导的begin end块中可以编译条件语句外，模块的其他地方都不能编写。

input 不能被定义为寄存器型，因此也不能在always中作为赋值的左端
output都可以
inout不能定义为reg型，因此只能用assign赋值。因此如果有条件，仅仅应该可以用调价赋值语句来使用。

//在调用模块进行仿真时，
输入信号要为reg 类型，输出信号要为wire