【FPGA】TestBench中关于@eachvec

 如果把@eachvec；那一行注释掉的话你仿真才能得到一段很长的波形，不然你的仿真时间就非常短，如果在它之前有在这个always过程块里规定时钟信号的翻转的话，这个时钟信号也不会翻转。

   网上解答（当测试文件中有时钟信号，并且有@eachvec时，仿真时间很短，如果在它之前有在always过程块里规定时钟信号的翻转的话，这个时钟信号也不会翻转，那一行注释掉的话仿真才能得到一段很长的波形。但是当测试文件中没有时钟信号，去掉这一行，仿真就没有波形。推断eachvec是类似时钟信号一样的驱动信号）。

在没有clk的程序中，保留eachvec ，有clk的程序中，屏蔽eachvec