fpga测频原理和verilog代码

总的来说，fpga测量频率有两种算法，就是常说的测频和测周。专门翻了一下《电子测量》课本找定义，测频是在一段闸门时间内对输入信号周期进行计数，而测周则相反，是在输入信号的时段内，对标准信号周期进行计数。可以理解为，测频是用慢时钟测高频，测周是用用快时钟测低频周期。这种理解也符合“高频测频，低频测周”的说法。

就以测频算法为例写程序。难点是对闸门开始和结束标志的捕获。那我们可以用低频信号时钟的两个上升沿之间的那段时间作为闸门，对上升沿时间内输入信号周期进行计数。所以这就转为对时钟信号沿的捕获。一般捕捉沿是靠拼接运算符。verilog用{ }，VHDL用&。

于是以posedge datain作为敏感信号（因为它快），当检测到clk的上升沿到来时，开始对datain上升沿计数。再下一个上升沿到来时，输出计数，并清零。

实现代码：

仿真结果：

从输出的结果看，得到的计数值会有两个（当不能整除的时候），两个值相差1，其实还是可以接受的吧。在ASK、FSK解码等场合这个计数值已经够用，只需要判断计数值在分频值+1或-1范围即可。如果要真实的频率值测出来，据说得去弄个除法核算，公式fo = N/T。我还没试过。

-------------------------------------------------------------------------------------

补充，2014.12.16：

上述说的测频其实分传统测频和等精度测频。传统测频就是开闸门1s，对输入信号上升沿进行计数。它是检测上升沿，然后判断gate是否为高，是的话开始计数。这就意味着gate时间和输入信号周期数不成整数倍，会有+1或-1的误差。而等精度测频则是引入了另外一个标准信号。可以参考博客另一篇文章。

本文上面那个程序，仔细一看，也算是传统测频的另一种变形，只是它的闸门时间不是gate高电平持续时间，而是gate两个上升沿的时间，但其实没有本质的区别，误差都源于无法确定闸门时间就是理论时间例如1s。