FPGA第二篇：查找表结构（LUT）

这篇文章是为了搞清楚以下问题：

（1）任何组合逻辑电路均可化为”与或“表达式，用”与门-或门“二级电路实现，而任何时序电路又都是组合电路加上存储单元（触发器）构成。因此，从原理上说，与或阵列加上触发器的结构就可以实现任意的数字逻辑电路。

（2）查找表的物理结构是SRAM，原理类似于ROM；

（3）N个输入项的逻辑函数可以由一个2^N为容量的SRAM来实现；

（4）N个输入的查找表可以实现任意N个输入变量的组合逻辑函数。

一、ROM原理

1、ROM的结构框图

（1）组成：存储阵列、地址译码器、读出电路（输出缓冲电路）

（2）字、字长、字线、位线：

存储阵列是ROM的主体，含有大量基本的存储单元。通常数据和指令使用一定位数的二进制数来表示，这个二进制数称为字，字的位数称为字长。存贮器中以字为单位进行存储，即用一组基本存储单元存储一个字。在存储器中，为了存取的方便，必须给每组基本存储单元（字单元）以确定的标号，这个标号称为地址，不同的字单元具有不同的地址。上图中，W(0) - W(N-1)称为字线；D0 - D(M-1)是输出的数据线，简称位线。若存储阵列由N条字线M条位线，则N*M是其存储容量。

（4）存取：A(n-1) . . . A1A0是输入的地址码，经地址译码器的译码使其输出的W(0) - W(N-1)中仅有一条字线为有效电平。于是，被选中的那条字线所对应的一组基本存储单元中的各位数码便经位线D0 - D(M-1)输出

2、ROM的工作原理

ROM的工作原理（点击打开链接）

二、三态缓冲器（three-state-buffer）

又称三态门，三态驱动器，其三态输出受到使能端的控制，当使能端输出有效时，器件实现正常逻辑状态输出（0/1）；当使能端输入无效时，输出端处于高阻态，相当于锁链的电路断开。三态是：高电平、低电平、高阻态。在高阻态时，驶入输出相互隔断，输出端处于悬空状态（高阻态），这里输出端电位取决于与它相连接的外电路。

应用：如果你的多个设备端口要挂在一个总线上，必须通过三态缓冲器。应为在一个总线上同时只能有一个端口做输出，这时其他端口必须处于高阻态。

三、FPGA所包含的基本逻辑块

CLB：可配置逻辑块

IOB：输入/输出模块

Routing Channals：布线通道（单长线和双长线）

PSM：可编程开关矩阵