牛客Verilog习题集

React Hooks 与 Vue Composition API 的区别

前端开发工程师、技术日更博主、已过CET6阿珊和她的猫_CSDN博客专家、23年度博客之星前端领域TOP1牛客高级专题作者、打造专栏《前端面试必备》、《2024面试高频手撕题》蓝桥云课签约作者、上架课程
阿珊和她的猫·2025-02-15 18:21

牛客网面试必刷TOP101-09双指针BM92 最长无重复子数组

描述给定一个长度为n的数组arr，返回arr的最长无重复元素子数组的长度，无重复指的是所有数字都不相同。子数组是连续的，比如[1,3,5,7,9]的子数组有[1,3]，[3,5,7]等等，但是[1,3,7]不是子数组数据范围：0≤arr.length≤10^5，0max)max=count;}else{while(arr[left]!=arr[right]){num[arr[left]]=0;co
bingw0114·2025-02-15 12:31

【无标题】

牛客刷题记录错题Java只能输入零和非零开头的数字，正确的正则表达式是：^(0|[1-9][0-9]*)$在一个有8个int数据的数组中，随机给出数组的数据，找出最大和第二大元素一定需要进行（9）次比较
Fansv587·2025-02-14 22:12

牛客网面试必刷TOP101-08字符串BM86 大数加法

描述以字符串的形式读入两个数字，编写一个函数计算它们的和，以字符串形式返回。数据范围：s.length,t.length≤100000，字符串仅由'0'~‘9’构成要求：时间复杂度O(n)示例1输入："1","99"返回值："100"说明：1+99=100示例2输入："114514",""返回值："114514"一、问题分析首先读题，仔细看描述中的内容，发现需求是1.以字符串的形式读入两个数字，编
bingw0114·2025-02-13 12:12

Prettier 如何处理代码格式化

前端开发工程师、技术日更博主、已过CET6阿珊和她的猫_CSDN博客专家、23年度博客之星前端领域TOP1牛客高级专题作者、打造专栏《前端面试必备》、《2024面试高频手撕题》蓝桥云课签约作者、上架课程
阿珊和她的猫·2025-02-13 10:34

- `always @(posedge opt_txclk)` 触发后，调用内部有 `@(posedge opt_txclk)`的task

Verilog的事件调度机制always@(posedgeopt_txclk)每当opt_txclk出现上升沿时，always块会被触发，进入执行状态。任务中的@(posedgeopt_txcl
零度随想·2025-02-13 08:41

ESLint 如何处理 ES6+ 语法

前端开发工程师、技术日更博主、已过CET6阿珊和她的猫_CSDN博客专家、23年度博客之星前端领域TOP1牛客高级专题作者、打造专栏《前端面试必备》、《2024面试高频手撕题》蓝桥云课签约作者、上架课程
阿珊和她的猫·2025-02-12 22:32

2021AutoX安途杯中山大学程序设计校赛 I Lucky Numbers ABCD（构造）

2021AutoX安途杯中山大学程序设计校赛ILuckyNumbersABCD（构造）牛客链接Solution等式[k∗x]∗[(k+1)∗(x+1)]=[(k+1)∗x]∗[k∗(x+1)][k*x]
保安在哪里啊·2025-02-12 00:54

Algorithm：【算法进阶之路】之算法面试刷题集合—字符串相关算法的简介、习题集合(字符串的排列/无重复字符的最长子串/最长公共前缀/最长回文子串/字符串相乘/反转字符串中的单词/单词拆分/字符串

Algorithm：【算法进阶之路】之算法面试刷题集合—字符串相关算法的简介、习题集合(字符串的排列/无重复字符的最长子串/最长公共前缀/最长回文子串/字符串相乘/反转字符串中的单词/单词拆分/字符串解码
一个处女座的程序猿·2025-02-11 09:06

均薪23W还缺人，FPGA工程师到底有多重要?

FPGA工程师的核心职责FPGA工程师主要负责FPGA的开发、调试和优化，具体包括：逻辑设计与实现：使用Verilog/VHDL等硬件描述语
博览鸿蒙·2025-02-10 20:22

Verilog 实现 FPGA 复杂算法的案例

有许多利用Verilog实现FPGA复杂算法的案例。例如，有一个项目是在FPGA中用Verilog实现开方运算。
百态老人·2025-02-09 14:55

XY2-100协议解析

前言XY2-100及XY2-100-E协议被广泛地应用于激光振镜的控制中，本文将从激光振镜控制原理，接口引脚定义，协议时序，以及verilog代码实现实现这几个角度展开本文。
李逍遥lzx·2025-02-09 14:51

XY2-100的Verilog实现

xy2_100.vmodulexy2_100(inputclk,inputtx_init,//当产生上升沿时，开始发数据inputwire[15:0]x_pos,inputwire[15:0]y_pos,inputwire[15:0]z_pos,outputclk_2MHz_o,//输出2MHz时钟outputsync_o,outputx_ch_o,outputy_ch_o,outputz_ch_
csdn_gddf102384398·2025-02-09 13:15

贪心思想的本质，如何贪心地思考问题，例题+思路详解

2025牛客寒假算法基础集训营1G井然有序之衡链接：题目链接题目描述小红拿到了一个数组，她可以进行任意次以下操作：选择两个元素，使得其中一个加1，另一个减1。
骈玖·2025-02-08 18:50

【了不起的芯片底层】-verilog设计实例

序列检测器作用：从一串码流中检测出指定序列10010，监测到一个序列后就输出一个高电平。设计状态转换机制：初始是IDLE态，然后输入1后进入A状态，输出0；输入0依然保持IDLE，输出0；在A状态，输入0进入B状态，输出0；输入1进入F中间态，输出0；在B状态，输入0进入C状态，输出0；输入1进入G中间态，输出0；.....以此类推所有状态。一共8个状态，需要3位记录状态的寄存器，实现代码如下：/
huxixi_2·2025-02-08 11:00

Verilog 语法篇 硬件描述语言

Verilog是一种硬件描述语言，用于设计、模拟和综合数字电路和系统。它主要用于描述ASIC（专用集成电路）或FPGA（现场可编程门阵列）等硬件设备的结构和行为。
7yewh·2025-02-08 10:56

【Verilog中的function和task可综合用法】

Verilog中的function和task用法1概念1.1VS1.2function1.3task1.4示例【博客首发于微信公众号《漫谈芯片与编程》，欢迎专注一下，多谢大家】在Verilog中，function
中古传奇·2025-02-08 09:15

牛客网面试必刷TOP101-07动态规划BM69 把数字翻译成字符串

描述有一种将字母编码成数字的方式：'a'->1,'b->2',...,'z->26'。现在给一串数字，返回有多少种可能的译码结果数据范围：字符串长度满足01，'b'->2,...,'z'->26。2.现在给一串数字，返回有多少种可能的译码结果。3.数据范围：字符串长度满足n大于0小于等于904.进阶：空间复杂度O(n),时间复杂度O(n)二、解题思路1.思路：对于普通数组1-9，译码方式只有一种，
bingw0114·2025-02-07 10:15

【牛客刷题系列】贪心算法相关面试题总结

贪心算法相关面试题组队竞赛题目解析：代码组队竞赛链接：组队竞赛来源：牛客网牛牛举办了一次编程比赛,参加比赛的有3*n个选手,每个选手都有一个水平值a_i.现在要将这些选手进行组队,一共组成n个队伍,即每个队伍
Li-eng·2025-02-07 05:09

牛客算法竞赛入门笔记1

2021-10-20：昨天开的新坑，看了前几集感觉还可以，后悔为什么没早点跟着学，以前就感觉到了自己的知识体系太散了，这个课好像是11月还是12月结束，她说能达到icpc铜牌水平，我姑且相信好吧，希望跟着学完能有点进步，不求铜牌，cf先能上个1500吧呜呜呜。#模拟，枚举与贪心字符串(nowcoder.com)尺取法（说实话这可能是我第一次见到这个做法，或者第一次知道它的学名），正常暴力想法应该是
wuhudaduizhang·2025-02-07 04:07

Verilog基础（三）：过程

过程(Procedures)-Always块–组合逻辑(Alwaysblocks–Combinational)由于数字电路是由电线相连的逻辑门组成的，所以任何电路都可以表示为模块和赋值语句的某种组合.然而，有时这不是描述电路最方便的方法.两种alwaysblock是十分有用的：组合逻辑：always@(*)时序逻辑：always@(posedgeclk)always@(*)就相当于赋值语句–ass
TrustZone_·2025-02-06 17:52

验证工具：VCS简要教程

我们主要使用的工具将是VCS（Verilog编译器仿真器）和VirSim，后者是VCS的图形用户界面，用于调试和查看波形。
TrustZone_·2025-02-06 06:03

验证工具：VCS与Verdi介绍

VCSVCS，全称VerilogCompileSimulator，是Synopsys公司的一款Verilog仿真工具。
TrustZone_·2025-02-05 20:23

Verilog基础（五）：时序逻辑

时序逻辑(SequentialLogin)锁存器与触发器-D-触发器(Dflip-flops)D-触发器可以存储一个bit数据并根据时钟信号周期的更新数据，一般是由正边沿触发.D-触发器由逻辑合成器(Logicsynthesizer)在使用"Alwaysblock"时创建(参见AlwaysBlock2).D-触发器是"组合逻辑块之后连接触发器"的最简单形式，其中组合逻辑部分只是一个wire类型变量
TrustZone_·2025-02-05 20:19

编程AI深度实战：自己的AI，必会LangChain

博客编程AI深度实战：自己的AI，必会LangChain-CSDN博客编程AI深度实战：给vim装上AI-CSDN博客编程AI深度实战：火的编程AI，都在用语法树（AST）-CSDN博客编程AI深度实战：让verilog
relis·2025-02-05 18:09

（16）System Verilog联合体union详解

（16）SystemVerilog联合体union详解1.1目录1）目录2）FPGA简介3）SystemVerilog简介4）SystemVerilog联合体union详解5）结语1.2FPGA简介FPGA
宁静致远dream·2025-02-05 04:58

FPGA约束：如何生成时钟多路复用器及时钟约束？

本文将介绍如何使用VerilogHDL编写时钟多路复用器，并为其生成合适的时钟约束。时钟多路复用器的实现代码如下所示：moduleclk_mux#(paramet
编码实践·2025-02-05 02:39

SystemVerilog模块定义例化及接口

今天我们主要跟随《漫游》模块定义例化（7.2节）及接口（7.3节）模块定义及例化这里，我们主要强调一个地方，就是参数化及宏的使用。在实际项目中，参数化是和宏是非常常用的。在设计中，我们要求所有变量都要通过宏来表示，没有宏名称表示的数字，我们会戏称其为“魔鬼数字”，因为其含义需要追溯才能理解，不便于调试及模块代码传承。但是验证环境中，由于需要兼顾效率，所以要求没有这么严格。接口这里，我们一定是采用连
pilxpi·2025-02-04 23:50

编程AI深度实战：使用 tree sitter 构建更好的代码库地图

博客编程AI深度实战：自己的AI，必会LangChain-CSDN博客编程AI深度实战：给vim装上AI-CSDN博客编程AI深度实战：火的编程AI，都在用语法树（AST）-CSDN博客编程AI深度实战：让verilog
relis·2025-02-04 14:09

编程AI深度实战：让verilog不再是 AI 的小众语言

系列文章：编程AI深度实战：私有模型deepseekr1，必会ollama-CSDN博客编程AI深度实战：自己的AI，必会LangChain-CSDN博客编程AI深度实战：给vim装上AI-CSDN博客编程AI深度实战：火的编程AI，都在用语法树（AST）-CSDN博客
relis·2025-02-04 14:08

编程AI深度实战：给vim装上AI

博客编程AI深度实战：自己的AI，必会LangChain-CSDN博客编程AI深度实战：给vim装上AI-CSDN博客编程AI深度实战：火的编程AI，都在用语法树（AST）-CSDN博客编程AI深度实战：让verilog
relis·2025-02-04 13:33

刷题汇总一览

文章目录贪心动态规划数据结构本题单设计力扣、牛客等多个刷题网站贪心贪心后悔徒步旅行中的补给问题LCP30.魔塔游戏题目使用到的思想解题分析徒步旅行中的补给问题每次我们都加入当前补给点的k个选择，同时进行升序排序
JNU freshman·2025-02-04 12:22

SystemVerilog变量的符号

过年这几天，偷懒了，没有认真创作，但是素材收集了一些，今天专门聊聊变量的符号，我们只从书中的一个点来切入。引用《漫游》原文：从仿真器得到的结果是：如果按照有符号和无符号的类型划分，那么可以将常见的变量类型划分为：·有符号类型：byte、shortint、int、longint、integer。·无符号类型：bit、logic、reg、net-type（如wire、tri）。上文的“signed_v
pilxpi·2025-02-03 23:05

nios ii FIFO读取FPGA数据交互实验1

最终的硬件verilog代码如下（部分代码需要在生成Qsys文件之后才能编译通过）：modulework(CLOCK_50,KEY,SW,LEDR);inputCLOCK_50
尼德兰的喵·2025-02-03 22:05

拼多多2025届校招开起，无拼不青春，欢迎加入！！！

我在笔试专项训练营打卡第一天#牛客社群专项练习训练营#那是废物，宝宝~格力一面结构设计记录一下我紧张的人生第一面，面试
愤怒的小青春·2025-02-03 12:14

第14篇：2线-4线译码器

用Verilog过程结构always表示部分代码：使用DE2-115开发
Terasic友晶科技·2025-02-03 02:50

【教程4＞第5章＞第22节】基于FPGA的Gardner环实现——时偏误差检测模块

入门100例》《★教程3:simulink入门60例》《★教程4:FPGA/MATLAB/Simulink联合开发入门与进阶X例》目录1.软件版本2.时偏误差检测模块的FPGA实现2.1原理回顾2.2verilog
fpga和matlab·2025-02-03 00:26

【C语言】带头双向循环链表（list）详解（定义、增、删、查、改）

参考在线编程网站：牛客网力扣作者水平有限，如果发现错误，敬请指正！感谢感谢！
Morning_Yang丶·2025-02-02 21:41

牛客网 除2！（详解）c++

题目链接：除2！1.题目解析1：想让数组所有数之和尽可能小，肯定有个想法，就是我每次选数组中偶数的时候，我必定挑一个最大的，因为我挑一个最大的出来，把它变成一半，这个时候总和减小肯定是最多的2：我们待会儿是要求所有数组元素的和，数据量有100,000这么大，每个数有10的九次方这么大，有可能超出int的范围，所以我们要用longlong来存这个数，看到数据范围的时候，大家一定要小心一点，我们是用i
h^hh·2025-02-02 07:26

牛客周赛 Round 65（A—G）

比赛链接牛客周赛Round65A题思路谁的单价低就全选哪一个。
Auto114514·2025-02-01 20:13

2022年SQL经典面试题总结（带解析）

题目来源：各大厂面试题、牛客网文章目录一、选择题（1）基础题（2）进阶题二、问答题三、实战题一、选择题（1）基础题1、要求删除商品表中价格大于3000的商品，下列SQL语句正确的是（）A、DELETEFROM
m0_66557301·2025-02-01 15:04

JavaScript中的隐式类型转换

前端开发工程师、技术日更博主、已过CET6阿珊和她的猫_CSDN博客专家、23年度博客之星前端领域TOP1牛客高级专题作者、打造专栏《前端面试必备》、《2024面试高频手撕题》蓝桥云课签约作者、上架课程
阿珊和她的猫·2025-02-01 14:27

verilog中+：和-：用法

verilog中的+：和-:用法在Verilog中，+:和-:是用于部分选择的操作符，它们通常用来选择一个向量中的一部分，或者进行位的切片操作。+:用于从指定起始位向右选取一定数量的位。
snow每天都要好好学习·2025-02-01 06:21

Verilog系统函数实现单精度float、双精度doble浮点类型和整型之间互相转换

标准verilog支持双精度double类型和十六进制64位数据相互转换，使用$realtobits和$bitstoreal系统函数使用示例：//test_tb.v`timescale1ns/1psmoduletest_tb
whik1194·2025-01-30 12:53

I2C协议与FPGA开发教程_VHDL/Verilog实现

内容涵盖了I2C基础知识、通信模式、总线仲裁机制，以及用VHDL和Verilog语言实现I2C控制器的方法。
侯昂·2025-01-30 12:50

verilog Matlab GPS C/A码发生器.

本文所涉文献资料均为开源免费,参考文献、声明链接等均写在文末。1.C/A码简要介绍GPS卫星信号包括载波信号、测距码和数据码．其中的测码粗码即C／A码(CoarseAcquisitionCode)除了作为粗测码外，还由于其具有码长短，易于捕获的特点而作为GPS卫星信号的捕获码，因此C／A码是GPS信号捕获以及接收机实现的基础。[1]GPS系统中使用了两种伪随机码，一种是时钟速率为10．23MHz用
today_typ·2025-01-30 08:21

牛客周赛 Round 77 题解

文章目录A-时间表B-数独数组D-隐匿社交网络E-1or0A-时间表签到题#includeusingnamespacestd;intmain(){inta[6]={20250121,20250123,20250126,20250206,20250208,20250211};intn;cin>>n;coutusingnamespacestd;constintN=1e5+10;inta[10];int
free-9d·2025-01-30 00:53

Quartus Prime 仿真相关报错解决方法

第一步打开仿真设置第二步检查如图所示路径是否正确即对应.VMF文件保存的路径复制粘贴可见上方文本如下quartus_eda--gen_testbench--tool=modelsim_oem--format=verilog
门外的兔子·2025-01-29 17:25

牛客网面试必刷TOP101-04堆/栈/队列BM48 数据流中的中位数

描述如何得到一个数据流中的中位数？如果从数据流中读出奇数个数值，那么中位数就是所有数值排序之后位于中间的数值。如果从数据流中读出偶数个数值，那么中位数就是所有数值排序之后中间两个数的平均值。我们使用Insert()方法读取数据流，使用GetMedian()方法获取当前读取数据的中位数。数据范围：数据流中数个数满足1≤n≤1000，大小满足1≤val≤1000进阶：空间复杂度O(n)，时间复杂度O(
bingw0114·2025-01-29 16:14

数码管扫描显示verilog_如何开始Xilinx FPGA开发之旅 第二课 EGO1数码管与键盘

庚子年，我们的EGO1在疫情当中作为口袋实验平台成为了众多高校的复课利器。其中的成功案例更是得到了新华社网媒与CCTV教育频道的报道。借此东风，为了让更多的老师与学生熟悉了解Xilinx，更好的入门学习FPGA知识，我们的师资培训直播已开设EGO1专题直播，欢迎新老朋友跟踪关注。第二课----EGO1数码管与键盘本周的直播我们将介绍EGO1的外设使用案例，介绍数码管扫描的原理和PS/2协议。并教大
weixin_39869959·2025-01-28 21:19
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