学习SV的过程中借鉴一些大佬的笔记和路科验证学习资料，只做个人学习交流使用，感谢！数据类型logic和reg、wire的区分和联系：-Verilog作为硬件描述语言，designer懂得所描述

路科验证TodayThefollowingarticleisfrom数字ICerAuthor数字ICer一、前言最近在学习PCIE总线协议，本人作为一个刚开始的小白，打算写写笔记加深下自己的理解。

在UVM——lab3中，将SV环境移植到UVM的重点内容如下：TLM的单向、多向通信端口使用TLM的通信管道UVM的回调类型uvm_callbackUVM的一些仿真控制函数TLM单向、多向通信1、何为事务级、何为事务级通信（TLM）？有什么用？事务级：一个transaction就是把具有某一特定功能的一组信息封装在一起而形成的一个类。事务级通信：在TLM中，使用事务对不同模块之间的通信进行建模；即

在UVM实验3中，实现了monitor、referencemodel与checker之间的通信是通过TLM端口或者TLMFIFO来完成，相较于之前的mailbox句柄连接，更加容易定制，使得组件的独立性提高。本次实验需要实现的是：将产生的transaction并且发送至driver的generator组件，拆分为sequence与sequencer。在拆分的基础上，实现底层的sequence。完成

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1.sv_dyn_que_array_random.svpackagedata_pkg;typedefstruct{randbit[31:0]addr;randbit[31:0]data;}data_pair_t;classpacket;randdata_pair_tpair_arr[];//动态数组不需要newconstraintcstr{pair_arr.size()inside{[10:15

1、sv_struct.sv文件moduletb;typedefstructpacked{//结构体默认是非合并数组，加packed为合并行数组，直接赋值不用加'，同时要求logic或者比特向量，不能用bytelogic[7:0]r;logic[7:0]g;logic[7:0]b;}pixel_t;pixel_tpixel_a,pixel_b,pixel_c;initialbeginpixel_a

为响应全国各地心心念路科验证培训的路粉们，路科将在9月1日进行线上培训，线上报名方式如下：手机安卓端（暂不支持iOS）可在【腾讯课堂】APP搜索“路科验证”，即能够找到报名入口，PC端可浏览腾讯课堂的课程页面选择报名

路桑的个人网址：路科验证-IC验证培训-数字芯片验证五、类方法还是包函数？我们最初的直觉是将svlib作为一组SystemVerilog类呈现给用户。

路桑的个人网址：路科验证-IC验证培训-数字芯片验证作为许多验证工程师的首选语言，SystemVerilog其实并不是专门为验证设计的语言，它还是一种硬件描述语言和通用的编程语言。

ref：SV中增加了一种方式ref，指定为引用而不是复制。这种方式只能用在automatic的子程序中，这种参数的好处是在子程序中修改变量对调用它的模块随时可见。其值是该变量的最后一次赋值。若一个变量连接到多个ref端口，会有竞争风险，因为多个模块的端口可能同时更新其值。inout端口用于建模双向连接，多个inout端口驱动一个变量，sv会根据驱动器的值和强度决定最终信号的值。fork…joinX

program和module的区别：program的一个重要作用就是将设计和验证的调度区域以显式的方法来安排。一般设计放在module中，测试采样部分放在program。可以认为program是软件的领地，不应出现always/module/interface，也不应该有其他program的例化。program在驱动内部定义的变量时候应该用阻塞赋值（软件方式），驱动外部模块的硬件信号用非阻塞（硬件

防止class被多次编译`ifndefINC_PACKET_SV`defineINC_PACKET_SV......`endifSV中创建新对象：Packetpkt2send=new();//pkt2send是句柄//new()是构建函数，创建了真实的对象在class外部写函数体的方法：classPacket;.......externfunctionnew(stringname="Packet"

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路桑的个人网址：路科验证-IC验证培训-数字芯片验证当涉及到验证时，接口可能是SystemVerilog语言中经常用到的部分。接口广泛的应用在静态的被测设计（DUT）和动态的测试平台之间。

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路科验证统计出的2018芯片校招薪资榜单，主要采样自各大高校应届研究生毕业生，主要面向数字芯片设计、验证、后端等职位。