FPGA开发笔记第27页

鸿蒙4.0开发笔记之ArkTS装饰器语法基础之监听者模式@Watch案例讲解（十四）

1、@Watch定义@Watch实际是指状态变量更改通知。如果开发者需要关注某个状态变量的值是否改变，可以使用@Watch为状态变量设置回调函数（监听函数）。@Watch用于监听状态变量的变化，当状态变量变化时，@Watch的回调方法将被调用。@Watch在ArkUI框架内部判断数值有无更新使用的是严格相等（===），遵循严格相等规范。当在严格相等为false的情况下，就会触发@Watch的回调。

鸿蒙Next·2023-12-05 00:25

鸿蒙4.0开发笔记之ArkTS装饰器语法基础之发布者订阅者模式@Provide和@Consume（十三）

1、定义在鸿蒙系统的官方语言ArkTS中，有一套类似于发布者和订阅的模式，使用@Provide、@Consume两个装饰器来实现。@Provide、@Consume：@Provide/@Consume装饰的变量用于跨组件层级（多层组件）同步状态变量，可以不需要通过参数命名机制传递，通过alias（别名）或者属性名绑定。2、逐级传递的困境从父—>子—>孙三级传递，甚至以后复杂的项目需要几十级的传递，

鸿蒙Next·2023-12-05 00:53

【【FPGA 之 MicroBlaze 自定义IP核之呼吸灯实验】】

FPGA之MicroBlaze自定义IP核之呼吸灯实验通过创建和封装IP向导的方式来自定义IP核，支持将当前工程、工程中的模块或者指定文件目录封装成IP核，当然也可以创建一个带有AXI4接口的IP核，用于

ZxsLoves·2023-12-04 19:21

FPGA学习笔记【封装自定义IP核】

AXI接口的自定义IP核为了更方便地使用外部接口驱动或进行系统级的设计时，可以考虑将RTL设计打包制作成自定义的IP核，Vivado会自动生成相关的IP核接口；或者为了在ZYNQ中使用AXI总线将硬核与FPGA

内鬼·2023-12-04 19:19

【软件分享】脱离Vivado建立单独仿真环境软件

原创网络交换FPGA,网址：https://www.eet-china.com/mp/a251158.html在进行FPGA项目开发时，经常需要使用第三方仿真工具进行仿真，如果每次都需要从Vivado调用第三方仿真工具则会比较麻烦

喵喵苗·2023-12-04 16:14

【Altera】Cyclone10 FPGA DDR3使用

DDRIP核配置调试及遇到的问题读写仲裁时序问题1.拉高read后，wait一直没反应问题2.DDR校正不过的一个可能性延伸学习开发板Intel官方提供c10的开发套件：Intel®Cyclone®10GXFPGADevelopmentKit

神仙约架·2023-12-04 15:14

fpga-mif文件生成

要存储断电保存的数据时，就涉及到ROM数据存储，在fpga中，涉及到的相关格式有*.hex，*.mif，*.coe。

ethanismyname·2023-12-04 15:14

分享几个电视颜色测试图形卡

介绍本文分享几个常见的电视颜色测试图形卡和一段matlab程序，完成JPG转FPGA烧写文件，便于把彩色图片预装载到FPGA内。电视颜色测试图形卡一种专业检测电视显示效果的工具。

神仙约架·2023-12-04 15:44

fpga rom 初始化文件的一些心得

目录可能遇到的问题问题解决方案rom的初始化用途文件类型如何生成初始化文件示例AlteraXilinx可能遇到的问题问题alteraFPGA的rom找不到初始化文件，编译过程会提示类似的问题Error(

神仙约架·2023-12-04 15:43

FPGA项目（9）——基于FPGA的交通灯设计

首先，简要阐述一下本次设计所实现的基本功能。系统输入两组时钟，一个是50M时钟，一个是1HZ时钟，另外，系统还有一个复位信号，一个拨码开关信号。输出两组LED灯，分别表示东西方向、南北方向的红绿灯。每组灯为6位宽，表示各个方向的红、黄、绿灯。示意图如下所示：要实现：东西方向红灯亮，南北方向绿灯亮，保持35S；东西方向红灯亮，南北方向黄灯亮，保持5S；东西方向绿灯亮，南北方向红灯亮，维持35S；东西

嵌入式小李·2023-12-04 14:20

oneApi实现并⾏排序算法

oneAPI的目标是提供一个统一的编程模型，使开发人员能够使用相同的代码在不同类型的硬件上进行并行计算，包括CPU、GPU、FPGA和其他加速器。

think-weige·2023-12-04 12:51

鸿蒙4.0开发笔记之ArkTS装饰器语法基础@Prop@Link@State状态装饰器（十二）

文章目录一、哪些是状态装饰器二、@State@Prop@Link状态传递的核心规则三、状态装饰器练习一、哪些是状态装饰器1、@State：被装饰拥有其所属组件的状态，可以作为其子组件单向和双向同步的数据源。当其数值改变时，会引起相关组件的渲染刷新。2、@Prop：被装饰可以和父组件建立单向同步关系，@Prop装饰的变量是可变的，但修改不会同步回父组件。3、@Link：被装饰变量和父组件构建双向同步

鸿蒙Next·2023-12-04 10:35

FPGA UltraScale GTH 全网最细讲解，aurora 8b/10b编解码，HDMI视频传输，提供2套工程源码和技术支持

目录1、前言免责声明2、我这里已有的GT高速接口解决方案3、详细设计方案设计框图视频源选择ADV7611解码芯片配置及采集动态彩条视频数据组包UltraScaleGTH全网最细解读UltraScaleGTH基本结构参考时钟的选择和分配UltraScaleGTH发送和接收处理流程UltraScaleGTH发送接口UltraScaleGTH接收接口UltraScaleGTHIP核调用和使用数据对齐视频

9527华安·2023-12-04 09:14

【硬件学习之路】

而我的工作岗位是助理工程师，主要是学习绘制原理图，板上测试，FPGA代码的调试等。

HIHTMYATBA·2023-12-04 07:21

【开发工具】分享一下我PC上装的FPGA工程师开发工具

目录前言1.Xilinx2.Altera3.Efinix4.Lattice二、仿真工具三、科研工具四、辅助工具1.硬件开发2.软件开发3.效率工具总结有喜欢FPGA开发的同学可以关注我一下，这里会经常分享一些

神仙约架·2023-12-04 06:48

【risc-v】易灵思efinix FPGA sapphire_soc IP配置参数分享

系列文章目录分享一些fpga内使用riscv软核的经验，共大家参考。后续内容比较多，会做成一个系列。

神仙约架·2023-12-04 06:48

【BUG】ERROR Place 1115 Unroutable Placement

项目场景：使用XilinxFPGA时遇到下面的这个问题ERROR:Place:1115-UnroutablePlacement!

神仙约架·2023-12-04 06:48

【risc-v】易灵思efinix FPGA riscv 时钟配置的一些总结

系列文章目录分享一些fpga内使用riscv软核的经验，共大家参考。后续内容比较多，会做成一个系列。

神仙约架·2023-12-04 06:44

股海海风·2023-12-04 05:03

linux tsn网络,openTSN

一、OpenTSN简介OpenTSN是基于FAST架构设计的TSN集成验证环境，主要设计目标包括：(1)基于FPGA实现支持802.1AS、802.1Qbv，802.1Qch，802.1Qci等TSN核心功能的交换机原型

项木咄·2023-12-04 00:54

Open TSN 3.2之TSNSwitch3.2内部TSS模块 FPGA代码笔记（一）

一.TSS(TimingSensitiveSwitch，时间敏感交换)模块总体介绍整个架构划分为五大部分逻辑：网络输入处理逻辑、网络输出处理逻辑、控制输入处理、控制输出处理以及内部处理逻辑。二.网络输入处理逻辑详解网络输入处理逻辑主要包括：NRX(网络接收)模块,FPA(帧解析)模块,IBI(输入缓存接口)模块这三部分。内部组成框图和代码RTL视图如下1.网络输入处理之NRX(NetworkRX，

汤圆好吃·2023-12-04 00:51

btstack ble ota开发笔记(1)-nordic dfu移植

一.前言btstack的bleexample中暂时没有ota的例程，恰巧之前在nrf52832上使用过nordic的dfu例程，配合手机上的nrf-connectapp，体验感觉非常棒（进度条+实时下载速度+完整日志），由于我不太想自己开发手机otaapk（没有时间也没有能力），所以想着能不能将nordicota这一套移植到btstack上来呢？说干就干。为了使文章不那么臃肿，本文仅介绍btsta

熟能生巧啊·2023-12-03 20:24

FFmpeg开发笔记（五）如何访问Github下载FFmpeg源码

学习FFmpeg的时候，经常要到GitHub下载各种开源代码，比如FFmpeg的源码页面位于https://github.com/FFmpeg/FFmpeg。然而国内访问GitHub很不稳定，经常打不开该网站，比如在命令行执行下面的ping命令。pinggithub.com上面的ping结果如下所示，可见默认解析的DNS地址连接超时。正在Pinggithub.com[20.205.243.166]

aqi00·2023-12-03 13:20

加密挖矿、AI发展刺激算力需求激增！去中心化算力时代已来临！

行业对算力的真实需求，也极大推动了芯片厂商的发展，矿机芯片经历了CPU、GPU、FPGA、ASIC等发展阶段。在PoW共识机制的大背景下，算力的付出为链的安全性提供保障。

链科天下·2023-12-03 10:36

Interface type cannot be statically allocated

总目录iOS开发笔记目录从一无所知到入门这是一个Objective-C中赋值类型的问题，以字符串类NSString为例(也可以是其他类型，包括你的自定义类型)，简化一下代码：NSString*name=

锦天·2023-12-03 07:02

使用 DMA 在 FPGA 中的 HDL 和嵌入式 C 之间传输数据

使用DMA在FPGA中的HDL和嵌入式C之间传输数据该项目介绍了如何在PL中的HDL与FPGA中的处理器上运行的嵌入式C之间传输数据的基本结构。

OpenFPGA·2023-12-03 05:52

FPGA学习之Verilog语言入门指导（嵌入式）

FPGA学习之Verilog语言入门指导（嵌入式）Verilog是一种硬件描述语言（HDL），广泛用于FPGA（可编程逻辑器件）的设计和开发。

技术无限探索·2023-12-02 22:57

FPGA系列：1、FPGA/verilog源代码保护：基于Quartus13.1平台保护verilog源码发给第三方但不泄露源码

天城寺电子·2023-12-02 18:08

【三哥说技术】第一集从小白到高手课程安排和介绍硬件、嵌入式软件、app、云平台、FPGA以及AI人工智能

【三哥说技术】第一集从小白到高手课程安排和介绍包括硬件、嵌入式软件、app、云平台、FPGA以及AI人工智能【三哥说技术】第一集从小白到高手课程安排和介绍，课程包括硬件、嵌入式软件、app、云平台、FPGA

柔贝特三哥·2023-12-02 16:09

GoWin FPGA--- startup2

clockClickTools\IPCoreGenerator\rPLL,andopentheconfigurefile原语forClock双击选项，生产对应的代码，Copy到制定的地点。右侧有对应的说明文件

Kent Gu·2023-12-02 09:25

【数字图像处理】边缘检测

本文主要介绍数字图像边缘检测的基本原理，并记录在紫光同创PGL22GFPGA平台的布署与实现过程。

洋洋Young·2023-12-02 09:55

FPGA纯verilog实现 LZMA 数据压缩，提供工程源码和技术支持

FPGA纯verilog实现LZMA数据压缩，提供工程源码和技术支持目录1、前言2、我这儿已有的FPGA压缩算法方案3、FPGALZMA数据压缩功能和性能4、FPGALZMA数据压缩设计方案输入输出接口描述数据处理流程

hexiaoyan827·2023-12-02 09:21

北邮22级信通院数电：Verilog-FPGA（12）第十二周实验（2）彩虹呼吸灯

北邮22信通一枚~跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客目录一.代码部分二.管脚分配三.实验效果一.代码部分rainbow_breathing_light.vmodulepwm(input[7:0]duty,inputclk,outputregout);reg[7:

青山入墨雨如画·2023-12-02 09:51

FPGA时序分析与时序约束（一）

而FPGA内部也有着非常丰富的可配置的布线资源，能够让位于不同位置的逻辑资源块、时钟处理单元、BLOCKRAM、DSP和接口模块等资源能够相互通信，完成所需功能。

STATEABC·2023-12-02 09:50

北邮22级信通院数电：Verilog-FPGA（12）第十二周实验（1）设计一个汽车尾灯自动控制系统

北邮22信通一枚~跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客目录一.题目要求二.代码部分2.1car_system.v2.2divide.v三.管脚分配四.实现效果一.题目要求设计一个汽车尾灯自动控制系统，要求根据汽车行驶状态自动控制汽车尾灯：直行：尾灯不亮；右转：右侧

青山入墨雨如画·2023-12-02 09:49

【解决win10 64位系统下ISE14.7闪退问题】

【解决win1064位系统下ISE14.7闪退问题】在FPGA开发中，使用XilinxISE设计工具可以快速进行开发。但是在使用win1064位系统下的ISE14.7版本时，可能会遇到闪退的问题。

星光璀抱·2023-12-02 01:19

【【FPGA中断的介绍附上上个MicroBlaze 代码的解析】】

FPGA中断的介绍附上上个MicroBlaze代码的解析我们先附带上上一节MicroBlaze的blockdesign结构和代码本次实验参考自正点原子达芬奇开发板MicroBlaze开发我们可以看出我们圈画了一个中断控制器

ZxsLoves·2023-12-01 16:40

【【FPGA 之Micro Blaze的串口中断实验】】

FPGA之MicroBlaze的串口中断实验我们在使用MicroBlaze进行嵌入式系统设计的时候，通常会用到AXIUartliteIP核与外部设备通信。

ZxsLoves·2023-12-01 16:40

【【FPGA的 MicroBlaze 的介绍与使用】】

FPGA的MicroBlaze的介绍与使用可编程片上系统（SOPC）的设计在进行系统设计时，倘若系统非常复杂，采用传统FPGA单独用Verilog/VHDL语言进行开发的方式，工作量无疑是巨大的，这时调用

ZxsLoves·2023-12-01 16:30

FPGA串口接收解帧、并逐帧发送有效数据——1

FPGA串口接收解帧、并逐帧发送有效数据工程实现的功能：FPGA串口接收到串口调试助手发来的数据，将其数据解帧。

灵风_Brend·2023-12-01 13:37

FPGA架构和应用基础知识

FPGA代表现场可编程门阵列，它是一种半导体逻辑芯片，可编程成几乎任何类型的系统或数字电路，类似于PLD。PLD仅限于数百个门，但FPGA支持数千个门。

EDA365电子论坛·2023-12-01 13:07

AI时代FPGA厂商与FPGA工程师该如何转型？

在嵌入式系统研发领域，随着产品AI化升级进程，原先设计常规数字系统的FPGA硬件工程师和系统软件设计师们都不得不面临技术转型的问题。

喜欢打酱油的老鸟·2023-12-01 13:06

Achronix的FPGA技术可优化用于工业4.0及5.0的人工智能（WP027）

简介在过去三百年间，工业领域取得了长足的进步。机器设备最初于18世纪问世，主要以水和蒸汽为动力，并引发了18世纪末的工业革命（通常被称为工业1.0）。尽管流水组装线的概念可以追溯到中国古代的青花瓷制作，但直到19世纪末，亨利·福特才设立了第一条电动流水线，形成了工业2.0的框架。自动化和计算机技术于1960年代末期开始崭露头角，并构成了工业3.0的雏形，为如今驱动着工业4.0的自动化、人工智能（A

电子科技圈·2023-12-01 13:35

Achronix帮助用户基于Speedcore eFPGA IP来构建Chiplet

中国上海，2023年8月——高性能FPGA芯片和嵌入式FPGAIP（eFPGAIP）领域内的先锋企业Achronix半导体公司日前宣布：为帮助用户利用先进的SpeedcoreeFPGAIP来构建先进的chiplet

电子科技圈·2023-12-01 13:35

FPGA芯片厂商

FPGA芯片厂商1）引言给FPGA一个支点，它可以撬动整个数字逻辑。

宁静致远future·2023-12-01 13:34

TCP解帧解码、并发送有效数据到FPGA

TCP解帧解码、并发送有效数据到FPGA工程的功能：使用TCP协议接收到网络调试助手发来的指令，将指令进行解帧，提取出帧头、有限数据、帧尾；再将有效数据发送到FPGA端的BRAM上，实现信息传递。

灵风_Brend·2023-12-01 13:02

Achronix推出基于FPGA的加速自动语音识别解决方案

提供超低延迟和极低错误率（WER）的实时流式语音转文本解决方案，可同时运行超过1000个并发语音流2023年11月——高性能FPGA芯片和嵌入式FPGA（eFPGAIP）领域的领先企业Achronix半导体公司日前自豪地宣布

电子科技圈·2023-12-01 13:30

Xilinx FPGA——ISE的UCF时序约束

时序约束是我们对FPGA设计的要求和期望，例如，我们希望FPGA设计可以工作在多快的时钟频率下等等。设计是要求系统中的每一个时钟都进行时序约束。

仲南音·2023-12-01 13:22

ESP32-IDF开发笔记 | 03 - 使用SPI外设驱动ST7789 SPILCD

一、硬件说明ST7789屏幕引脚ESP32C3F引脚3V33V3GNDGNDMOSIIO_07CLKIO_06DCIO_08RSTIO_04BLIO_05二、ESP32的SPI外设1.外设功能ESP32-C3具有三个SPI接口(SPI0、SPI1和SPI2)。SPI0和SPI1只能配置为在SPI内存模式下操作，而SPI2可以配置为在SPI内存和通用SPI模式下操作。在SPI主机模式下，时钟频率不超

Mculover666·2023-12-01 11:00

华为FPGA设计设计规范

华为FPGA设计设计规范前言本部门所承担的FPGA设计任务主要是两方面的作用：系统的原型实现和ASIC的原型验证。编写本流程的目的是：在于规范整个设计流程，实现开发的合理性、一致性、高效性。

数字积木·2023-12-01 11:13

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