VivadoAndTcl

VivadoAndTcl: synth_design

该命令用于综合vivado工程并打开那个综合后的设计。其可以添加非常多的综合设计选项，列举如下：name:给综合设计起一个名字。part:指定综合设计所使用的芯片。constrset:指定综合设计时所使用的约束文件。top:指定综合设计的顶层文件。include_dirs:指定代码里`include文件的目录，可以通过创建列表来包含多个目录。generic:用于指定顶层模块的parameter参数
Unknown_Fighter·2024-01-03 17:48

VivadoAndTcl: get_cells

get_cells的用法：get_cells[-hsc][-hierarchical][-regexp][-nocase][-filter][-of_objects][-match_style][-include_replicated_objects][-quiet][-verbose][][-hsc]：用于指定一个层级来进行检索，默认是/，不指定层级会报错。[-hierarchical]：一个层
Unknown_Fighter·2024-01-03 17:48

VivadoAndTcl: read_checkpoint and open_checkpoint

read_checkpoint:该命令用于简单读取dcp文件，并不会打开设计或者in-memory工程，如果需要打开设计，则需要使用命令link_design，举例如下：read_checkpointC:/Data/checkpoint.dcplink_design-nameTest1如果在一个vivadotool中打开了多个dcp文件，则需要使用current_project命令来切换设计。cu
Unknown_Fighter·2024-01-03 17:45

VivadoAndTcl: read_ip

读取一个或多个ip核文件。#举例如下read_ipC:/testIp/CharFifo.xciread_ip{C:/testIp/CharFifo0.xcixC:/testIp/CharFifo1.xcix}需要注意的是，在non-project模式中，需要使用synth_ip或者generate_target命令生成工程所需的文件。
Unknown_Fighter·2023-11-20 11:56

VivadoAndTcl: synth_ip

对一个ip核生成综合网表。synth_ip[get_ipsCharFifo]-force-force是强制生成网表文件，无论是否已经生成过。需要注意的是，synth_ip命令是对IP核进行OOC综合操作，那ip核必须要在生成时指定其综合方式为OOC模式。可以使用以下代码来一次性综合多个ip核。synth_ip[get_ips]-force
Unknown_Fighter·2023-11-20 11:56

VivadoAndTcl: read_verilog

读一个或者多个verilog文件。#举例如下read_verilogC:/Data/FPGA/TopModule.vread_verilog{C:/Data/FPGA/TopModule.vC:/Data/FPGA/InitModule.v}read_verilog-sv{C:/Data/FPGA/CalModule0.svC:/Data/FPGA/CalModule1.sv}需要注意的是，当在读
Unknown_Fighter·2023-11-20 11:56

VivadoAndTcl: namespace

命名空间，其实际是一系列变量和过程的合集，从而让TCL解释器能够对这些变量和过程进行分类管理。#声明如下namespaceevalns0{procprint{}{puts"TclProc0"}procadd{ab}{return[expr{$a+$b}]}}namespaceevalns1{procprint{}{puts"TclProc1"}procsub{ab}{return[expr{$a-
Unknown_Fighter·2023-11-20 11:50
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