axi

Synopsys vip（axi apb ahp）之寄存器模型使用 屏蔽单个寄存器

背景：要验寄存器，几百个寄存器不可能手写代码，借助synopsys工具扫描寄存器，事半功倍。第一步：使用synopsys的脚本生成寄存器模型regmodel。第二部：在env中例化，和对应总线（相应的vipaxi、apb、ahp）的regmodel连接，把remodelset到VIP中；第三步：对应vip有个regmodel使能位打开，具体参考VIP的userguide。第四步：写case第一种c
ZTES·2022-11-27 10:28

matlab绘制椭球ellipsoid函数

2、举例说明椭球中心为（0，0，0），半长轴为（2，3，4）[x,y,z]=ellipsoid(0,0,0,2,3,4,30);figuresurf(x,y,z)axi
一只努力向上的佳佳怪·2022-11-27 02:50

vite搭建vue2项目的实战过程

router目录2.3全局注册3、vuex3.1安装3.2新建vuex目录3.3全局注册4、组件库4.1安装4.2按需引入4.3在main.js全局注册4.4在页面中使用5、axios5.1安装5.2封装axi
·2022-11-27 00:26

ZYNQ7020 实现UDP 通信（一）一次传输发送1MB的数据

UDP发送HelloWorld本文章在上述完整代码基础上实现：原代码输出——helloworld，一个字符串本代码输出——1MByte数据，每个数据16位因为项目需要快速读取PL数据并显示，通过PS-AXI
ZZYNDY·2022-11-26 18:02

XLINX系列之Zynq-7000系列DDR内存控制器详解

1DDR内存控制器介绍DDR内存控制器支持DDR2，DDR3，DDR3L和LPDDR2设备，包括三个主要块：AXI存储器端口接口（DDRI），带有交易调度器（DDRC）的核心控制器和具有数字PHY（DDRP
Jassica bea·2022-11-25 09:20

FPGA — AXI接口协议介绍

AXI接口协议介绍参考资料一、AXI接口简介1.1什么是AXI1.2AXI接口的三种类型1.2.1AXI4(AXI4-FULL)1.2.2AXI4-Lite1.2.3AXI4-Stream(ST)1.3AXI
unique_ZRF·2022-11-24 14:29

axios的二次封装(详解)

$axi
盛夏的记忆·2022-11-24 08:51

Opencv 笔记8 霍夫变换

二、霍夫空间在一个xOy的坐标系空间里，经过（x1,y1）的直线有无数条，我们可以用a（斜率）和b(截距)来表示yi=axi+b，如果我
Σίσυφος1900·2022-11-24 06:10

FPGA开发(4)——AXI_LITE总线协议

一、AXI总线简介对于axi总线的学习我主要是参考了赛灵思的ug1037文档以及arm的INI0022D手册，对其中的内容做了总结。
树叶~·2022-11-24 00:05

专题二：AXI_DMA驱动分析

专题二：AXI_DMA驱动分析1设备树Petalinux构建的工程，设备树拥有重写特性，system-user.dtsi可以重写pl.dtsi中的内容1.1pl.dtsi/**CAUTION:ThisfileisautomaticallygeneratedbyXilinx
簌簌紫棠飞白鹭·2022-11-22 04:38

OpenCV最小二乘法拟合空间平面

输入一个三维点的数组std::vectorcv::Point3fPoints3ds;找到一个平面Z=Ax+By+C根据最小二乘法，使各个点到这个平面的距离最近：S=∑(Axi+Byi+C-Zi)2求使得
Jieckiee·2022-11-21 11:54

银行客户认购产品预测

数据加载train=pd.read_csv('train.csv')test=pd.read_csv('test.csv')合并数据#训练集、测试集合并df=pd.concat([train,test],axi
论搬砖的艺术·2022-11-21 05:48

FPGA HLS 基于stream的池化单元 Vivado电路综合&zynq主机程序

新建工程和快设计，添加zynqaxi-stream接口，需要dma，添加dmaIP将dma的ddr与zynq相连，例如都脸上HP0添加HP0AXI_MM2S和AXI_S2MM都连上HP0添加pool模块
xiongyuqing·2022-11-20 21:20

Pandas数据分析 ——Task02：索引

多级索引1.创建多级索引2.多层索引切片4.索引层的交换三、索引设定1.index_col参数2.reindex和reindex_like3.set_index和reset_index4.rename_axi
nanashi_F·2022-11-18 14:58

DDR3控制器 1；

测试点1：aximaster对controller的写地址FIFO写满、写数据FIFO写满；当awfifo写满后awready不会拉高，当wfifo写满后wready也不会拉高；测试点2：axi对arfifo
我不吃辣条·2022-11-10 13:14

DDR controller控制器之AXI接口模块设计

1、设计方案该模块是AXI接口与DDR3控制器的访问接口，属于AXIslave。
我不吃辣条·2022-11-10 13:43

AXI-Stream-Interconnect 学习及仿真

学习环境win1064bitvivado2016.4modelsim10.6dKC705开发板学习目的1）理解AXI-Stream-interconnect用法。
zzyaoguai·2022-11-09 19:04

【pytorch tensorflow numpy对照表】

y))全部为0，形状是(x,y)矩阵torch.from_numpy(ndarry)从ndarry转*，类型转化矩阵x.numpy()从*转ndarry，类型转化矩阵tf.expand_dims(x,axi
magic_shuang·2022-11-06 07:30

FPGA图像三帧缓存，手写米联客FDMA3.0控制器，逐行讲解代码

米联客推出了FDMA3.0，下载试用了将近一个月，感觉还行，总体比较平衡，相比于FDMA1.0操作也更简单，适用于基于AXI4_FULL的数据缓存方案，源码可以去米联客官网下载。
9527华安·2022-10-25 07:50

电力电子转战数字IC——我的IC笔试（持续更新）

program，输入是不确定长度的动态手，功能是打印输入数组的所有元素；并编写一个module，在module中调用该program时运行打印的结果为1、2、3一个RTL如图所示，正常工作时，复位后需要先通过AXI-lite
广工陈奕湘·2022-10-02 21:29

zynq tcp如何从网口发数据_ZYNQ_PL与PS的DDR交互

ZYNQ7000系列中PS端与PL端的通信都是通过AXI总线进行连接的，利用好AXI协议是PS与PL交互的基础，因此设计这个实验来进一步了解两者间的通信。
weixin_39658900·2022-10-02 07:56

linux怎么读zynq的ddr数据,Zedboard & Zynq 图像采集 视频开发 (三) AXI4总线读写DDR

/*-----------------------------------------------------------------------CONFIDENTIALINCONFIDENCEThisconfidentialandproprietarysoftwaremaybeonlyusedasauthorizedbyalicensingagreementfromEEPROM.Intheeve
许来西·2022-10-02 07:56

ZYNQ进阶之路12--自定义AXI-FULL IP实现PL端向DDR3写数据和PS端实现高速通讯

ZYNQ进阶之路12--自定义AXI-FULLIP实现PL端向DDR3写数据和PS端实现高速通讯导语配置PS端新建工程按照如下步骤配置PS端自定义AXI-FULLIP自定义AXI-LiteSlave代码
鹏哥DIY·2022-10-02 07:50

ZYNQ进阶之路13--自定义AXI-FULL IP实现PS和PL双向高速通讯

ZYNQ进阶之路13--自定义AXI-FULLIP实现PS和PL双向高速通讯导语实现步骤结语导语不好意思，这篇博文又来晚了，是繁忙阻碍了博主博客的更新，其实博主想要有好多关于技术的话要说，奈何文采有限，
鹏哥DIY·2022-10-02 07:19

ZYNQ之路--制作AXI4 接口IP的思路

这篇ZYNQ之路给大家带来使用AXI总线读写DDR的介绍，此篇博客的意义在于：AXI总线基础学习PL-PS交互学习创建带有AXI总线接口的IP核理解AXI总线IP的移植PL与PS交互方式上面的图片展示了
背影疾风·2022-10-02 07:18

AXI死锁

1.不遵守AXI协议造成：AXI4协议移除了WID，那么master连发多个trans时，aw通道虽然和w通道隔离，但是顺序就必定要一致了，否则无法判断WDATA到底是哪个AWADDR的虽然AXI3协议有
Jay丶ke·2022-09-29 15:00

苹果七绕过基带激活2020_苹果漏洞，可跳过苹果激活锁

在9月份的时候安全研究人员@axi0mX在推特上公开了这一个名为“checkm8”的iPhone硬件漏洞，而且这个漏洞是bootrom漏洞，属于硬件级别漏洞，靠升级系统是无法修复的。
weixin_39861920·2022-09-26 17:30

数据分析---matplotlib2

np.cos(x),np.sin(x)plt.plot(x,c)plt.plot(x,s)plt.grid(True,linestyle="-",color="gray",linewidth="0.5",axi
是皮蛋瘦肉周·2022-09-26 14:14

zc702-自定义AXI-IP核实验

目的：自定义一个IP核，通过AXI总线与ARM系统连接环境：Win732bitVivado2014.4.1Xilinxsdk2014.4开发板：Zc702第一步：新建一个自定义的HDL模块，本实验新建一个
weixin_33937913·2022-09-22 14:58

AXI总线学习-------从零开始详细学-------------连载（1）

AXI总线学习连载（1）鲁迅曾经说过：学硬件，不是学哪里查哪里，有一些东西是必须系统的学的，不管是嵌入式还是FPGA,硬件学习的积累一定要是系统的。
六楼的人才能用!!!!!1·2022-09-22 14:23

AXI EPC IP 使用详细说明

details/126969154AXIEPCIP使用详细说明文章目录前言简介AXIEPCIP使用介绍应用举例注意事项相关连接前言AXIExternalPeripheralController(EPC)，AXI
老皮芽子·2022-09-22 14:20

【AXI4 verilog】手把手带你撸AXI代码（四、AXI4接口的RAM设计）

3、这篇文章过后还会有AXI-lite，XilinxAXI主机等代码的分析，供大家学习参考。
搞IC的那些年·2022-09-18 10:39

Zynq-7000 AXI总线接口和协议

amba_axi4.pdf，本文图片来源Zynq支持三种AXI总线，拥有三种AXI接口。
yb_voyager·2022-09-15 14:01

Zynq-7000 SoC内的互联结构

互联结构实现Zynq-7000SOC内PS内各个模块的连接,以及PS和PL的连接.基于AXI高性能数据通路的PS互联在PS内用于连接各个模块主要包含OCM互联单元和中央互联单元OCM互联centralInterconnect
yb_voyager·2022-09-15 14:00

SoC总线之AMBA-apb4 v2.0总线介绍

APB协议不是流水线，请使用它连接到不需要高性能AXI协议的低带宽外围设备。APB协议将信号转换与时钟的上升沿相关联，以简化APB外设到任何设计流程中的集成。每次传输至少需要两个周期。
初夏的雪花·2022-09-14 12:12

zynq的emio和axi_ZYNQ入门实例——三种GPIO应用、中断系统及软硬件交叉触发调试...

R语言DelphierlangverilogdartZYNQ入门实例——三种GPIO应用、中断系统及软硬件交叉触发调试一、前言Xlinx的ZYNQ系列SOC集成了APU、各种专用外设资源和传统的FPGA逻辑，为ARM+FPGA的应用提供助力，降低功耗和硬件设计难度的同时极大提高两者间传输的带宽。之前在研究生课题中使用过ZYNQ搭建环路系统对算法进行板级验证，但并没有深入使用和理解这个异构平台，今天
weixin_39982933·2022-09-11 19:32

ZYNQ之简易流水灯(EMIO、AXI GPIO)

一般来说ZYNQ可以有三种方式实现流水灯：MIO，EMIO，AXIGPIO。但是由于赛灵思的ZYNQ开发板MIO资源没有LED,所以实现流水灯只能EMIO或者AXIGPIO。这里使用AXIGPIO实现流水灯，为了更多的使用板子资源，在流水灯的基础上增加了按键，中断，定时器，串口等功能可以实现流水灯的方向的切换，精准定时等功能。同时也会给出AXIGPIO和EMIO实现流水灯的代码。一、vivado创
卷卷怪·2022-09-11 19:01

zynq设计学习笔记5——AXI_GPIO之按键中断控制LED灯实验

首先，axi_gpio与之前的GPIO的区别：之前的GPIO是硬核，是ps端实际存在的外设电路；而axi_gpio是软核，实现的时候需要由fpga的pl端去搭建。
墨漓_lyl·2022-09-11 19:30

Zynq（3）：AXI GPIO按键控制LED

AXIGPIO按键控制LED上文中是通过EMIO实现PS端与PL端的交互，而PS与PL最主要的连接方式则是由一组AXI接口。
QImuaZzz·2022-09-11 19:57

zynq中断：共享外设中断之AXI GPIO 中断

如下图L:中断信号产生的中断信号捅进AXI_GPIO0，然后输入到ZYNQ中。同时将AXI_GPIO0的中断信号连接到ZYNQ的中断输入端口。ZYNQ对中断做出响应，在中断
为中国IC之崛起而读书·2022-09-11 19:26

AXI MCDMA 仿真与工作流程分析

说明关于背景知识，可以先看https://www.cnblogs.com/xingce/p/16386108.html引用一段官方的说明，AXIMCDMA存在的主要目的是为了节约资源，我们想要使用这个模块的主要目的也是为了降低资源消耗，从而可以将系统部署在更小面积的FPGA芯片上，当然，具体
Hello-FPGA·2022-09-08 18:00

vue中axios基本用法

$axios=axi
乡野码夫·2022-07-29 18:59

如何利用Python+Vue实现简单的前后端分离

VisualStudioCode（推荐）、WebStorm打开cmd，安装Vue脚手架，命令如下：npminstall-g@vue/cli创建Vue2项目，名为vue-axiosvuecreatevue-axi
·2022-07-25 13:45

Verilog功能模块——AXI4-Lite协议主机-单次写-使用FIFO

一.模块功能与应用场景模块功能：AXI4-Lite协议主机，从FWFTFIFO（首字直通FIFO）中读取地址和数据，实现将数据写入到设定的地址中的操作。
徐晓康的博客·2022-07-25 11:51

编写AXI4-Lite协议读写BRAM并仿真验证

前面已经详细介绍了AXI4和AXI4-Lite协议，光说不练假把式，要用起来才能知道理解对不对，今天就用AXI4-Lite协议来读写BRAM，看一下协议的读写过程与时序关系。
徐晓康的博客·2022-07-25 11:51

AXI4-Lite协议详解

AXI4-Lite是AXI4协议的精简版，它适用于不需要AXI4完整功能的简单控制寄存器样式的接口。
徐晓康的博客·2022-07-25 11:51

pcie握手机制_（PCIE学习应用教程）2.AXI4-Lite协议简明学习笔记

AXI4协议是ARM的AMBA总线协议重要部分，ARM介绍AXI4总线协议是一种性能高，带宽高，延迟低的总线协议。
weixin_39955953·2022-07-25 11:50

ZYNQ基础----使用AXI-LITE接口访问Block RAM

1.前言  在之前的博客中有介绍到AXI接口和AXI-stream接口，AXI-lite接口也经常使用。最近恰好在做一个小的项目，需要对采集到的ADC数据进行缓存。
black_pigeon·2022-07-25 11:19

AXI4、AXI4-Lite、AXI-Stream总线协议的简单认识

(一)AXI总线是什么？AXI是ARM1996年提出的微控制器总线家族AMBA中的一部分。AXI的第一个版本出现在AMBA3.0，发布于2003年。当前的最新的版本发布于2010年。
sunshine816·2022-07-25 11:19

AXI总线之AXI-LITE总线分析与实现

AXI是由ARM公司提供的一种总线协议，Xilinx从6系列的FPGA开始对AXI总线提供支持，现如今已经发展到AXI4这个版本。在Xilinx的ZYNQ系列中，AXI是经常用的一种接口。
bibogo·2022-07-25 11:47
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