ddr

从原理上解释什么是DDR的ZQ校准？

前言首先我们我们看下下图的电路，在DDR的电路中通常有ZQ部分的电路，外接1%高精度的240ohm电阻，那么这个240ohm电阻究竟是做什么用的呢？
leixj025·2022-12-08 18:01

openzynq开源项目

本人章鱼哥和一些小伙伴发起了openzynq项目openzynq采用zynq7010/7020bga400引脚4层电路板目前核心板已经接近完成，几乎已经测试后续开源ad工程，包括原理图和pcb文件核心板配置（1）16位ddr3
章鱼哥学电子·2022-12-06 15:50

【DDR3 控制器设计】（7）DDR3 的用户端口读写模块设计

写在前面本系列为DDR3控制器设计总结，此系列包含DDR3控制器相关设计：认识MIG、初始化、读写操作、FIFO接口等。
Linest-5·2022-12-06 07:43

IIC及DDR3读写控制学习

7月已经过了一半，这半个月就学了一点iic通信协议和DDR3的读写控制，学得实在太慢了。这也不能全怪我自己，实验室经常让干些没用的事，也没人指导，自然就慢了。
依旧是·2022-12-05 18:19

Cyclone V SoC FPGA学习之路第二章：硬件篇

关键词：power-onresetPORIOEio单元on-chiptermination–OCTHighSpeedTransceiverLogic-=-HSTL(DDR)StubS
小宋打工日记·2022-12-05 17:47

Hadoop的伪分布式安装

环境信息1.硬件：内存ddr34G及以上的x86架构主机一部系统环境：windows2.软件：运行vmware或者virtualboxHadoop集群3.其他:无步骤与方法1.安装MapReduce并配置运行环境
燧机科技SuiJi·2022-12-05 02:01

dd3控制器总体设计

一、设计指标：1、axi接口频率为50mhz、ddrcontroller控制器频率为100mhz、DDR3SDRAM频率为400mhz。
我不吃辣条·2022-12-04 21:35

efi 炫龙dd3plus_散热真的“秀”，炫龙DD3 Plus细节感受魅力

具体核心参数如下：处理器为Intelcorei59400六核六线程，显卡英伟达GTX16504G独显(简配版有奔腾G5420)内存为单通道DDR48G2666mhz硬盘为一块SATA512GSSD和一块
jacksonyxu·2022-12-04 21:34

全系列智能RK3568开发板/核心板初步了解

RK3568的DDR颗粒兼容性十分优秀.支持LP4/LP4x/LP3/DDR4/DDR3，最高频率1600Mhz，最大容量支持8GBDDR3及DD
添越智创·2022-12-04 00:25

你知道不同U盘在ARM+Linux下的读写速率吗？

1.测试准备主控选用最近发布的64位Cortex-A55核心板，搭载16bit高速DDR4内存，最高配置为1G内存+8G存储，工作温度满足-40~85℃等级。
武汉万象奥科·2022-12-04 00:14

瑞芯微CORTEX-A55丨iTOP-RK3568开发板

RK3568的DDR颗粒兼容性十分优秀。支持LP4/LP4x/LP3/DDR4/DDR3，最高频率1600Mhz，最大容量支持
mucheni·2022-12-04 00:44

配置高+超级省，148元工业级Cortex-A55核心板不限量发售！

1.产品简介HD-G2UL系列核心板搭载Cortex-A55(1.0GHz)MPU、16bit高速DDR4内存，工作温度满足-40~85℃等级。核心板配备有大量接口，如摄像头输入、显示输出
武汉万象奥科·2022-12-04 00:44

全国产化RK3568核心板

本产品是基于国产处理器瑞芯微RK3568的模块化解决方案，参考PICMGCOMExpress规范以及COM-ExpressType10的pin脚定义，尺寸为MiniModule(84mmx55mm),标配板载DDR44GB
lpd8500·2022-12-04 00:42

RK3588 Android12开机log分析

RK3588Android12开机log分析--------------------DDR初始化阶段---------------------DDRVersionV1.0720220412//DDRbin
loitawu·2022-11-30 17:28

蜂鸟E203开源RISC—V（DDR200T的坑）

我运行gpio这个程序的时候，已经通过vivado利用hbird里的.mcs烧录到ddr200t开发板里了，但是在ide里我的core：还是只有N205，没有e203------------------
托马斯韦德·2022-11-28 09:08

pytorch深度学习实战lesson29

目录CPUGPU首先大家如果学习深度学习的话基本上都有一个GPU的电脑，如果你自己装一台机器的话，很有可能是一个这样子的配置，用英特尔i7的芯片，然后内存用的DDR4的内存，大概有32GB。
光·宇·2022-11-28 08:26

打开DDR3 IP时出现错误：Failed to generate IP 'ddr3'. Failed to generate 'Custom UI' outputs:的解决方法

在程序中打开DDR3块时出现以下情况：FailedtogenerateIP‘ddr3’.Failedtogenerate‘CustomUI’outputs:，不能正常打开DDR3IP。
石石为山·2022-11-25 17:35

XLINX系列之Zynq-7000系列DDR内存控制器详解

1DDR内存控制器介绍DDR内存控制器支持DDR2，DDR3，DDR3L和LPDDR2设备，包括三个主要块：AXI存储器端口接口（DDRI），带有交易调度器（DDRC）的核心控制器和具有数字PHY（DDRP
Jassica bea·2022-11-25 09:20

XLINX项目之基于ZYNQ7020的健康码识别系统

基于ZYNQ7020的健康码识别系统通过OV5640摄像头，从PL侧采集RGB图像数据，经过使用HLS工具综合出的图像处理IP，实现彩色图像的高斯滤波，去除图像噪声，并将处理后的图像通过VDMA保存到DDR
Jassica bea·2022-11-25 09:17

单片机可以人脸识别吗？不行，是Linux

我们可以Ubuntu上制作板子需要的文件，然后使用NFS来加载文件到板子的DDR上。因为我们使用的板
张巧龙·2022-11-24 21:16

2u机架式服务器作用,不仅是一款通用的2U机架式服务器还具有足够的扩展力

除了支持英特尔的核心E5-2600v3Xeon和DDR4内存外，它还具有足够的扩展潜力，可以容纳多个GPU卡。
丨木二丨·2022-11-24 19:48

ZYNQ图像处理|静态图像通路|VDMA寄存器、DDR内存操作

“关于”Lena美女图像在图像处理、计算机视觉领域，Lena数字图像被大多数的键盘侠广泛使用，Lena可以说是一张司空见惯的标准图。国外某期刊的主编，曾经说明过以下原因：1.Lena图像混合了各种细节、纹理特征、平滑区域和阴影部分，能够很好的测试图像处理的各种算法；2.Lena是个迷人的美女，做图像处理的研究者或工程师，大部分都是男的，不奇怪他们被Lena美女所吸引。可以想象，各位Coder每天的
佛系入门ZYNQ图像处理·2022-11-24 00:03

DDR Training

DDRTrainingMotivation:Astheclockfrequencyrunshigher,thewidthofthedataeyebecomesnarrowertosampledata(channelsignalintegrityandjittercontributetodataeyereduction).DDRtrainingisintroducedtoremovestaticsk
VirtuousLiu·2022-11-22 07:46

单细胞数据分群的几种方法

组织分群图然后查阅文章得到muscle组织不同细胞的markergenegenes_VEC=c("Fabp4","Cdh5","Cav1")#vascularendothelialcellsgenes_FC=c("Ddr2
微光**·2022-11-21 15:00

FT-D2000/8 飞腾处理模块

基于飞腾FT-D2000/8处理器的设计，采用FT-D2000核心搭配X100桥片以及长鑫DDR4，国产CPLD电源管理、国产网络PHY和网络桥实现的一款强固式计算机核心模块，模块国产化率高达100%，
迪思科技·2022-11-20 22:33

FPGA HLS 基于stream的池化单元 Vivado电路综合&zynq主机程序

新建工程和快设计，添加zynqaxi-stream接口，需要dma，添加dmaIP将dma的ddr与zynq相连，例如都脸上HP0添加HP0AXI_MM2S和AXI_S2MM都连上HP0添加pool模块
xiongyuqing·2022-11-20 21:20

瑞芯微 | 摄像头ov13850移植笔记

rk356x板子快速上手》《2.Linux驱动|瑞芯微rtc-hym8563移植笔记》《3.Linux驱动|Linux内核RTC时间架构-基于瑞芯微》0、环境soc:rk3568board:EVB1-DDR4
一口Linux·2022-11-12 09:17

DDR3控制器 1；

测试点1：aximaster对controller的写地址FIFO写满、写数据FIFO写满；当awfifo写满后awready不会拉高，当wfifo写满后wready也不会拉高；测试点2：axi对arfifo写满，写满后无法写入；这里可以ARFIFO的虚满信号对outstanding的个数进行配置测试点3：在axi的写地址队列，或者写数据队列中插入axi的读地址队列；在axi的读地址队列中插入写地
我不吃辣条·2022-11-10 13:14

DDR controller控制器之AXI接口模块设计

1、设计方案该模块是AXI接口与DDR3控制器的访问接口，属于AXIslave。
我不吃辣条·2022-11-10 13:43

vfifo控制mig_对DDR3读写状态机进行设计与优化并对DDR3利用率进行了测试与分析...

摘要：为解决超高速采集系统中的数据缓存问题，文中基于XilinxKintex-7FPGAMIG_v1.9IP核进行了DDR3SDRAM控制器的编写，分析并提出了提高带宽利用率的方法。
weixin_39682940·2022-11-10 13:13

ps读写ddr3里面的数据 zynq_DDR3读写数据调试

本文对XilinxVivado中提供的DDR3控制器IP核模块进行例化，实现基本的DDR3读写操作。并使用在线逻辑分析仪查看有规律变化的DDR3数据读写时序。
weixin_39551993·2022-11-10 13:43

A7 的 DDR3 IP 核外围添加 FIFO 接口控制器的实现

设计任务：本章节将会在已经完成的IP核读、写模块基础上添加FIFO接口，对于读、写端都会添加一组FIFO，其中包括命令端FIFO和数据端FIFO。设计目的：之前的课程我们完成了IP核的读、写控制，但是无论是读还是写，每次都只能发送一次命令和一次突发的数据，也就是说在读或者写的过程中，当再来一次读或者写的命令时，我们的控制器是没有办法执行的，为了解决掉这个问题，我们可以加存储器将没有办法及时执行的命
qq_45565330·2022-11-10 13:41

【DDR3 控制器设计】（5）DDR3 的仲裁读写操作设计

写在前面本系列为DDR3控制器设计总结，此系列包含DDR3控制器相关设计：认识MIG、初始化、读写操作、FIFO接口等。
Linest-5·2022-11-10 13:09

Xilinx FPGA平台DDR3设计保姆式教程（4）DDR3读写测试

实验任务：将输入数据(data_in)存入ddr，然后读出，验证输入输出数据是否相等。
子墨祭·2022-11-10 13:39

Xilinx FPGA平台DDR3设计保姆式教程（6）DDR高级篇

实验目的：为了更方便的对DDR读写，我们对DDR再次封装成可复用的读写模块。
子墨祭·2022-11-10 13:39

DDR3读写时序

DDR接口时序比较复杂，想要完全搞懂需要下一番功夫。如果使用DDR3控制器IP控制DDR3，只需要熟悉DDR3读写时序就可以轻松控制DDR读写，下面分别对DDR接口信号和DDR读写时序进行介绍。
硬码农二毛哥·2022-11-10 13:08

【DDR3 控制器设计】（6）DDR3 的读写模块添加 FIFO 接口设计

写在前面本系列为DDR3控制器设计总结，此系列包含DDR3控制器相关设计：认识MIG、初始化、读写操作、FIFO接口等。
Linest-5·2022-11-10 13:06

精油头疗配方

头疗常用配方：（必备的两支油完美修护DDR、乳香）1、助眠用油：乳香、安宁神气、薰衣草、苦橙叶、岩兰草、安定情绪、罗马洋甘菊、马郁兰、广蒮香、还有柑桔类的精油，大家可以选择4-5支油来做头疗。
Lucy_3d8b·2022-11-09 13:28

时序约束方法——输入时序约束

时序约束方法——输入时序约束一、系统同步输入示例二、源同步输入示例三、UCF源同步DDR边缘对齐示例四、UCF源同步DDR中心对齐示例五、UCF系统同步SDR示例总结  在本节中，我们学习了输入时序约束的方法
锅巴不加盐·2022-11-05 12:48

ASRock-Z690SL 黑苹果

ASRock)Z690SteelLegendWiFi6E钢铁传奇ATX主板CPU:inteli512490F电源:长城巨龙800w金牌全模组机箱:爱国者黑曼巴标准版散热:九州风神冰立方AK400风冷内存:酷兽DDR43200
jmukirin·2022-11-01 21:41

【DDR3 控制器设计】（4）DDR3 的读操作设计

写在前面本系列为DDR3控制器设计总结，此系列包含DDR3控制器相关设计：认识MIG、初始化、读写操作、FIFO接口等。
Linest-5·2022-10-25 10:18

2021集创赛获奖作品合集

Cortex-M3内核SOC的动目标检测与跟踪系统获奖情况：一等奖本系统基于XilinxArtixXC7A100T平台，在其基础上搭载Cortex-M3内核，AMBA总线，总线上外挂GPIO，LCD，OV5640，DDR3
极术社区·2022-10-25 09:39

【DDR3 控制器设计】（3）DDR3 的写操作设计

##~~~~~~~~~写在前面~~~~~~~~~##本系列为DDR3控制器设计总结，此系列包含DDR3控制器相关设计：认识MIG、初始化、读写操作、FIFO接口等。
Linest-5·2022-10-18 08:20

移植SQLite3、OpenCV到RV1126开发板上开发人脸识别项目

我们可以在Ubuntu上制作板子需要的文件，然后使用NFS来加载文件到板子的DDR上。
果果小师弟·2022-10-16 20:11

Deskmini 310 黑苹果

DeskMini310采购硬件主板/机箱/电源:DeskMini310准系统CPU:inteli38100散片散热:IS-40X内存:威刚DDR4240016G笔记本内存固态:三星PM961512GM.2NVME
jmukirin·2022-10-15 22:21

DeskMini H470W 黑苹果

DeskMiniH470W主板/机箱/电源/无线网卡:DeskMiniH470准系统CPU:inteli310100散热:IS-40X内存:威刚DDR432008G笔记本内存x2固态硬盘:铠侠RC10500G
jmukirin·2022-10-15 22:26

XILINX DDR3 VIVADO（一） 初始化

文章目录migip初始化DDR3IP核的调取代码仿真总结migip初始化DDR3IP核的调取第一步第二步第三步点击next第四步点击next第五步1.clockperiod：这是输入到ddr3存储芯片的时钟
viviya微微呀·2022-10-14 09:39

S5PV210芯片的DRAM控制器介绍、初始化DDR的流程分析

1、DRAM的地址空间(1)从地址映射图可以知道，S5PV210有两个DRAM端口。DRAM0的内存地址范围：0x20000000～0x3FFFFFFF（512MB）；DRAM1:的内存地址范围：0x40000000～0x7FFFFFFF（1024MB）；(2)S5PV210实际最多能接1.5G的内存。32位的CPU理论上能接4G的内存，但是ARM结构的机器是统一编址，寄存器会占掉一部分地址空间，
正在起飞的蜗牛·2022-10-14 09:09

基于Xilinx DDR3的IP核初始化失败的问题

调入官方的DDR3模型。产生时钟和复位激励。启动仿真。发现一直初始化不成功。如下图跑了170us都没有出来。搞了半天都没有找到原因。后来发现这个仿真模型只有16bit，也
sysrst·2022-10-14 09:09

ddr3ip核心_DDR3（2）：IP核初始化

调取DDR3IP核后，是不能直接进行读写测试的，必须先进行初始化操作，对IP核进行校验。本篇采用Modelsim软件配合DDR3IP核生成的仿真模型，搭建出IP核的初始化过程。
一朵云从平流层坠下·2022-10-14 09:08
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