完成创建工程添加设计模块设置模块名称在模块中添加mpsoc器件双击器件进行配置若有配置文件预设可以直接导入配置选择.tcl预设文件导入即可具体配置内容如下串口配置，设置MIO电压为1.8V，打开两个串口输入时钟配置输出时钟配置DDR配置Ps-Pl

使用BRAM进行PS-PL或者反向进

一、实验介绍基本原理参考文章：ZYNQ实验—IQ调制实现SSBPART1，本实验将实现参考文章中的PS-PL间的数据转发功能。

目录一，中断：二，IO方式：MIOEMIOGPIO三，BRAM或FIFO或EMIF1，通过BRAM实现PL/PS之间交互2，通过AXI-StreamFIFO完成PS和PL部分的数据交互3，通过EMIF进行PS与PL间数据交互四，AXIDMA：PS通过AXI-lite向AXIDMA发送指令，AXIDMA通过HP通路和DDR交换数据，PL通过AXI-S读写DMA的数据。五，DDR3：通过对AXIHP接

萌新的SOC大学习之hello_worldzynq本次helloworld实验需要PS-PLConfiguration页面能够配置PS-PL接口，包括AXI、HP和ACP总线接口。

本文主要介绍ZynqUltraScale+MPSoC系列器件的PS-PL之间互连的AXI总线接口。

2.FCLK_CLK0这个信号在上图中可以看到，PS-PL有4路时钟，点击绿框跳

ZYNQ进阶之初识PS-PL看完这个datasheet才发现之前的工作是没有静下心去真正理解这些基础的FPGA的基础知识的。

Kevin_HeYongyuanZynqCache问题的解决方法原文转自：http://www.openhw.org/module/forum/thread-546879-1-1.html在进行PS-PL

创建工程（CreateProject）创建块设计（CreateBlockDesign）添加ZYNQ7ProcessingSystemIP核根据自己的设计需要，修改ZYNQ7的相关配置，如时钟，串口，定时器，PS-PL

主要在PS-PL应用中比较多。由

它们的触发类型都是固定不变的，并且来自PL的快速中断信号FIQ和中断信号IRQ反向，然后送到中断控制器因此尽管在ICDICFR1寄存器内反映的他们是低电平触发，但是PS-PL接

在进行PS-PL之间的DMA传输时，不可避免会遇到Cache问题。今天在这里讲一下Cache的解决方法。其中参考了forums.xilinx.com的处理方法。

所以，这篇文章就就是实现PS-PL端的交互：ps端+pl端开关控制LED。Zynq是以PS端的ARM处理器系统为核心的，PS端和PL端是通过AXI总线，并且Xilinx已经提供了各种AXI通信的

PL的中断通过Verilog代码产生，这样紧密结合PS-PL的处理，发挥各自的优势。

一，中断：二，IO方式：MIOEMIOGPIOMIO分配在bank0和bank1直接与PS部分相连，EMIO分配在bank2和接和PL部分相连。除了bank1是22-bit之外，其他的bank都是32-bit。所以MIO有53个引脚可供我们使用，而EMIO有64个引脚可供我们使用。使用EMIO的好处就，当MIO不够用时，PS可以通过驱动EMIO控制PL部分的引脚，接下来就来详细介绍下EMIO的使用

zedboard如何从PL端控制DDR读写(四)PS-PL之间的AXI接口分为三种：•通用AXI（GeneralPurposeAXI）—一条32位数据总线，适合PL和PS之间的中低速通信。

ZYNQPCIe-DMA源码例程PS-PL交互linux/裸机verilogC/C++ZYNQPCIe-DMA的实现过程一、概述二、基础知识三、系统总框架四、工作原理与工作模式五、接口时序六、资源使用情况七

ZynqCache问题的解决方法-Kevin_HeYongyuan-博客园https://www.cnblogs.com/kevin-heyongyuan/articles/7738552.html在进行PS-PL

在ps-pl试验中，一般用的就是Vivado自带的GPIOip。所以如果你熟悉了PS端和PL端协同设计流水灯试验，对于本例子就只需关注自定义ip的设计了。

PS-PL通信之AXI总线在ZYNQ开发过程中，PS与PL之间的通信是不可避免的，除了MIO与EMIO通信外，还有一种更高速的接口与ARM核通信。