中亚稳态【Tsu建立时间】【Th保持时间】【Tmet决断时间】【recovery恢复时间】【removal移除时间】1.2跨时钟域分析CDC跨时钟域处理及相应的时序约束【set_clock_groups】【set_max_delay

下表给出了Vivado支持的时序异常命令及功能：命令功能set_multicycle_path设置路径上从起点到终点传递数据需要的时钟周期数set_false_path指示设计中的某条逻辑路径不进行时序分析set_max_delay

set_max_delay设置最大

set_max_delay：最大延迟约束set_min_delay：最小延迟约束约束原语：set_max_delay[-datapath_only][-from][-to][-through]set_min_delay

timingPath/set_data_check和set_max_delay/

目录0.timingpath1.set_data_check1.1set_data_clk约束cdcpath1.2set_data_check和set_max_delay区别和使用场景2.set_mulicycle_path0

目录1.输入路径`set_input_delay`2.输出路径`set_output_delay`4.跨时钟域路径4.1.时序例外路径`set_false_path`4.2.引脚间路径`set_max_delay

set_max_delay、set_min_delay（最大、最小延迟约束）1.set_max_delay、set_min_delay约束的目的最大最小延迟约束主要是为了解决异步信号之间的时序路径进行时序约束的问题

set_input_delay来约束；FGPA内部的触发器之间使用create_clock来约束；FPGA末级触发器到下游芯片的时序元件之间用set_output_delay来约束；最后一个路径是纯粹的组合逻辑用set_max_delay

set_max_delay用于覆盖默认的setup（recovery）约束。set_min_delay用于覆盖默认的hold（removal）约束。

下表给出了Vivado支持的时序异常命令及功能：命令功能set_multicycle_path设置路径上从起点到终点传递数据需要的时钟周期数set_false_path指示设计中的某条逻辑路径不进行时序分析set_max_delay

写地址waddr和读地址raddr格雷码同步都需要设置set_max_delay，延时可设置为读写时钟中最快时钟周期的一半。s

上文提到，进行最小/最大延迟约束时，set_max_delay和set_min_delay命令要设置-from和-to选项，但是如果起点和终点设置的不合理，便会导致出现路径分割（PathSegmentation

set_max_delay(SDC)Specifiesthemaximumdelayforthetimingpaths.set_max_delaydelay_value[-fromfrom_list][