Verilog语言的基本框架（一）

 Verilog基本的框架与C语言中的函数类似，有名称、输入参数、输出参数，只是在HDL描述语言中称之为模块名、输入信号和输出信号，基本架构如下：

   

module 模块名称(
    输入信号A,
    输入信号B,
    .......
    输出信号A,
    输出信号B
);


本地参数;
localparam  dataout = xx;
全局参数;
parameter  datain = xx;

逻辑块Ａ;
always@(posedge clk or negedge rst_n)begin 
    if(!rst_n)begin
            
        end
    else begin

        end
end

assign Daout= Din;

逻辑块B;
逻辑块C；
逻辑块...

endmodule

 

   Verilog中模块的描述以关键词Module和模块名为起始标志，以Endmodule关键词为结束；模块名称在选择时不可选择使用关键词，在命名时尽量通俗易懂，输入输出信号可以单输入，也可以多输入，输入的个数没有限制；参数部分分为局部参数和全局参数，与C语言类似，一般在通用设计或者IP设计中用到，可提高程序在不同接口下的兼容性；逻辑块有基本的赋值语句、逻辑表达式、判断语句等构成，可完成电路功能的描述。